公开(公告)号：US5021985A

公开(公告)日：1991-06-04

申请号：US467879

申请日：1990-01-19

申请人： Larry Hu ,  Ting Chuk ,  John McLeod ,  Mark Birman ,  Allen Samuels ,  George K. Chu

发明人： Larry Hu ,  Ting Chuk ,  John McLeod ,  Mark Birman ,  Allen Samuels ,  George K. Chu

IPC分类号： G06F1/14 ,  G06F7/00 ,  G06F9/38

CPC分类号： G06F9/3877 ,  G06F9/3836 ,  G06F9/3869

摘要： A programmable latency (a programmable number of clock cycles) needed for an operation completion. The required latency for a pipe is determined from a formula including the system clock cycle time which the unit will be specified to operate under. The latency is preprogrammed by setting the count of a timer accordingly to provide at least the minimum number of clock cycles necessary to cover the time required to do the computation. Separate timers are independently set for arithmetic logic unit (ALU) operations, multiply operations, logical operations and divide and square root operations.

摘要翻译： 操作完成所需的可编程延迟（可编程时钟周期数）。 管道所需的等待时间由包括系统时钟周期时间的公式确定，该单位将被指定在下面进行操作。 通过相应地设置定时器的计数来预编程等待时间，以提供至少需要的最小时钟周期数来覆盖进行计算所需的时间。 单独的定时器被独立地设置用于算术逻辑单元（ALU）操作，乘法运算，逻辑运算和除法和平方根运算。

公开(公告)号：US4901267A

公开(公告)日：1990-02-13

申请号：US167802

申请日：1988-03-14

申请人： Mark Birman ,  George K. Chu ,  Fred A. Ware ,  Selfia Halim

发明人： Mark Birman ,  George K. Chu ,  Fred A. Ware ,  Selfia Halim

IPC分类号： G06F7/487 ,  G06F1/12 ,  G06F7/527 ,  G06F7/53 ,  G06F7/535 ,  G06F7/537 ,  G06F7/552 ,  G06F7/57 ,  G06F9/302 ,  G06F9/38

CPC分类号： G06F9/3885 ,  G06F1/12 ,  G06F7/483 ,  G06F7/57 ,  G06F9/30014 ,  G06F2207/382 ,  G06F2207/3884

摘要： The present invention optimizes the number and ratio of cycles required among the divide/square root unit, multiplier unit and ALU. An intermediate latch with its own clock is provided at the output of the multiplier half-array in the intermediate stage to feed back data for a second pass for double-precision numbers. The multiplier can then be adjusted for either two-cycle latency mode (for optimizing double-precision multiplies) or three-cycle latency mode (for optimizing single-precision multiplies). A separate divide clock is used for the divide/square root unit, and is synchronized with the multiplier cycle clock on input and output. This allows the divide time to be optimized so that it requires fewer clock cycles when a longer multiplier clock cycle time is used.

摘要翻译： 本发明优化了除法/平方根单元，乘法器单元和ALU之间所需的周期数和比率。 在中间级的乘法器半阵列的输出处提供具有其自己的时钟的中间锁存器，以反馈用于双精度数字的第二遍的数据。 然后可以针对两周期延迟模式（优化双精度乘法）或三周期延迟模式（用于优化单精度乘数）来调整乘数。 分频/平方根单位使用单独的分频时钟，并与输入和输出的乘法器周期时钟同步。 这样可以优化分频时间，以便在使用较长的乘法器时钟周期时，需要较少的时钟周期。

公开(公告)号：US4866652A

公开(公告)日：1989-09-12

申请号：US92023

申请日：1987-09-01

申请人： George K. Chu ,  Jan Fandrianto ,  Y. W. Sing

发明人： George K. Chu ,  Jan Fandrianto ,  Y. W. Sing

IPC分类号： G06F7/00 ,  G06F7/38 ,  G06F7/485 ,  G06F7/487 ,  G06F7/506 ,  G06F7/53 ,  G06F7/544 ,  G06F7/76

CPC分类号： G06F7/5443 ,  G06F7/483

摘要： A method and apparatus for combining the multiply and ALU functions for floating point numbers to enable the completion of a multiply-accumulate operation in a shorter time. The multiplied fraction is left in sum and carry form and is provided in this form to the ALU, eliminating the CP adder from the multiplier. The normalization of the fraction and the corresponding changes to the exponent in the multiplier are also eliminated. The ALU can combine the sum and carry of the product fraction simultaneously if the exponents are sufficiently similar. Otherwise, the sum and carry of the fraction product is combined first and compared with the new fraction, with the smaller of the fractions being right shifted prior to their combination.

摘要翻译： 一种用于组合用于浮点数的乘法和ALU函数以使得能够在更短时间内完成乘法累加运算的方法和装置。 相乘的分数保持在和和进位形式，并以这种形式提供给ALU，从乘法器中消除CP加法器。 分数的归一化和乘数中指数的相应变化也被消除。 如果指数足够相似，则ALU可以同时组合乘积的总和和进位。 否则，首先组合分数产物的总和和携带，并与新分数进行比较，其中较小的分数在组合之前是正确的。