公开(公告)号：US20090108454A1

公开(公告)日：2009-04-30

申请号：US12254019

申请日：2008-10-20

申请人： Hee-Bae Lee

发明人： Hee-Bae Lee

IPC分类号： H01L23/48 ,  H01L21/44

CPC分类号： H01L21/76885 ,  H01L21/76838 ,  H01L21/76897

摘要： A metal line in a semiconductor device and fabricating method thereof includes a first contact plug on a substrate, a first insulating interlayer over the substrate including the first contact plug, a first etch stop layer formed over the first insulating interlayer; a trench in the first insulating interlayer and the first etch stopper layer, a metal line in the trench, the metal line including a second contact plug projecting from the trench, wherein the metal line and the trench are formed as a single body, and a second insulating interlayer over the substrate including the metal line and the second contact plug.

摘要翻译： 半导体器件中的金属线及其制造方法包括在基板上的第一接触插塞，在包括第一接触插塞的基板上的第一绝缘中间层，形成在第一绝缘中间层上的第一蚀刻停止层; 第一绝缘中间层和第一蚀刻停止层中的沟槽，沟槽中的金属线，金属线包括从沟槽突出的第二接触插塞，其中金属线和沟槽形成为单体，并且 在包括金属线和第二接触插塞的基板上的第二绝缘中间层。

公开(公告)号：US07833859B2

公开(公告)日：2010-11-16

申请号：US12337866

申请日：2008-12-18

申请人： Hee Bae Lee

发明人： Hee Bae Lee

IPC分类号： H01L21/8247

CPC分类号： H01L21/823462 ,  H01L21/823456 ,  H01L21/823481 ,  H01L21/823493

摘要： Methods for manufacturing semiconductor devices simultaneously to implement low-voltage and high-voltage devices in a single chip. In one example embodiment, a method includes various acts. An isolation layer is formed on a wafer. A gate oxide layer and a lower gate poly are sequentially formed on a first low-voltage transistor region. A first poly oxide layer is formed. A nitride layer is formed on the first poly oxide layer. The nitride layer and the first poly oxide layer are etched. A field oxide layer is formed by selectively oxidizing portions exposed by the etching. A second poly oxide layer is formed. Gate patterns of each transistor region are completed by vapor-depositing an upper gate poly on a high-voltage transistor region, the first low-voltage transistor region and a second low-voltage transistor region. A source and drain region are formed.

摘要翻译： 同时制造半导体器件在单芯片中实现低电压和高压器件的方法。 在一个示例性实施例中，一种方法包括各种动作。 在晶片上形成隔离层。 栅极氧化物层和下部栅极多晶硅依次形成在第一低电压晶体管区域上。 形成第一多晶氧化物层。 在第一多晶氧化物层上形成氮化物层。 蚀刻氮化物层和第一多晶氧化物层。 通过选择性地氧化通过蚀刻暴露的部分形成场氧化物层。 形成第二多晶氧化物层。 通过在高电压晶体管区域，第一低电压晶体管区域和第二低压晶体管区域上气相沉积上栅极多晶硅来完成每个晶体管区域的栅极图案。 形成源区和漏区。

公开(公告)号：US07691738B2

公开(公告)日：2010-04-06

申请号：US12254019

申请日：2008-10-20

申请人： Hee-Bae Lee

发明人： Hee-Bae Lee

IPC分类号： H01L21/44

CPC分类号： H01L21/76885 ,  H01L21/76838 ,  H01L21/76897

摘要： A metal line in a semiconductor device and fabricating method thereof includes a first contact plug on a substrate, a first insulating interlayer over the substrate including the first contact plug, a first etch stop layer formed over the first insulating interlayer; a trench in the first insulating interlayer and the first etch stopper layer, a metal line in the trench, the metal line including a second contact plug projecting from the trench, wherein the metal line and the trench are formed as a single body, and a second insulating interlayer over the substrate including the metal line and the second contact plug.

摘要翻译： 半导体器件中的金属线及其制造方法包括在基板上的第一接触插塞，在包括第一接触插塞的基板上的第一绝缘中间层，形成在第一绝缘中间层上的第一蚀刻停止层; 第一绝缘中间层和第一蚀刻停止层中的沟槽，沟槽中的金属线，金属线包括从沟槽突出的第二接触插塞，其中金属线和沟槽形成为单体，并且 在包括金属线和第二接触插塞的基板上的第二绝缘中间层。

公开(公告)号：US08569138B2

公开(公告)日：2013-10-29

申请号：US13543252

申请日：2012-07-06

申请人： Hee Bae Lee ,  Choul Joo Ko

发明人： Hee Bae Lee ,  Choul Joo Ko

IPC分类号： H01L21/336

CPC分类号： H01L29/1083 ,  H01L21/266 ,  H01L29/66659 ,  H01L29/7835

摘要： A drain extended MOS (DEMOS) transistor including at least one of: (1) A p-type epitaxial layer grown over an n-type semiconductor substrate. (2) An n-type well formed in a portion of the epitaxial layer. (3) A p-type drift region formed in another portion of the epitaxial layer. (4) A p-type source region formed in the well. (5) A p-type drain region formed in the drift region and spaced apart from the source region inside the epitaxial layer. (6) An n-type channel region extending between the drift region and the source region. (7) A gate structure formed over the channel region. (8) An n-type buried layer having a contact surface with the well and the drift region and formed in the epitaxial layer. A region of the buried layer has surface contact with the drift region and has a relatively low dopant concentration compared to other regions.

摘要翻译： 一种漏极扩展MOS（DEMOS）晶体管，包括以下中的至少一个：（1）在n型半导体衬底上生长的p型外延层。 （2）在外延层的一部分中形成的n型阱。 （3）形成在外延层的另一部分中的p型漂移区。 （4）在井中形成的p型源区。 （5）形成在漂移区中并与外延层内的源极区隔开的p型漏极区。 （6）在漂移区域和源极区域之间延伸的n型沟道区域。 （7）形成在通道区域上的栅极结构。 （8）具有与阱和漂移区的接触面并形成在外延层中的n型掩埋层。 掩埋层的区域与漂移区域具有表面接触，并且与其它区域相比具有相对较低的掺杂剂浓度。

公开(公告)号：US20130093013A1

公开(公告)日：2013-04-18

申请号：US13463143

申请日：2012-05-03

申请人： Hee Bae Lee

发明人： Hee Bae Lee

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/0634 ,  H01L29/0847 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7835

摘要： A high-voltage transistor may include a semiconductor substrate, and a gate electrode formed on and/or over the semiconductor substrate. Further, the high-voltage transistor may include source/drain regions formed on and/or over the semiconductor substrate at one side of the gate electrode, and impurity layers having a super junction structure and formed on and/or over a boundary of a drift region disposed below the gate electrode.

摘要翻译： 高压晶体管可以包括半导体衬底和形成在半导体衬底之上和之上的栅电极。 此外，高电压晶体管可以包括在栅电极的一侧形成在半导体衬底上和/或上方的源极/漏极区域，以及形成在漂移的边界上和/或之上的超结结构的杂质层 区域设置在栅电极下方。

公开(公告)号：US20090170266A1

公开(公告)日：2009-07-02

申请号：US12337866

申请日：2008-12-18

申请人： Hee Bae Lee

发明人： Hee Bae Lee

IPC分类号： H01L21/8234

CPC分类号： H01L21/823462 ,  H01L21/823456 ,  H01L21/823481 ,  H01L21/823493

摘要： Methods for manufacturing semiconductor devices simultaneously to implement low-voltage and high-voltage devices in a single chip. In one example embodiment, a method includes various acts. An isolation layer is formed on a wafer. A gate oxide layer and a lower gate poly are sequentially formed on a first low-voltage transistor region. A first poly oxide layer is formed. A nitride layer is formed on the first poly oxide layer. The nitride layer and the first poly oxide layer are etched. A field oxide layer is formed by selectively oxidizing portions exposed by the etching. A second poly oxide layer is formed. Gate patterns of each transistor region are completed by vapor-depositing an upper gate poly on a high-voltage transistor region, the first low-voltage transistor region and a second low-voltage transistor region. A source and drain region are formed.

摘要翻译： 同时制造半导体器件在单芯片中实现低电压和高压器件的方法。 在一个示例性实施例中，一种方法包括各种动作。 在晶片上形成隔离层。 栅极氧化物层和下部栅极多晶硅依次形成在第一低电压晶体管区域上。 形成第一多晶氧化物层。 在第一多晶氧化物层上形成氮化物层。 蚀刻氮化物层和第一多晶氧化物层。 通过选择性地氧化通过蚀刻暴露的部分形成场氧化物层。 形成第二多晶氧化物层。 通过在高电压晶体管区域，第一低电压晶体管区域和第二低压晶体管区域上气相沉积上栅极多晶硅来完成每个晶体管区域的栅极图案。 形成源区和漏区。

公开(公告)号：US20130168766A1

公开(公告)日：2013-07-04

申请号：US13543252

申请日：2012-07-06

申请人： Hee Bae LEE ,  Choul Joo Ko

发明人： Hee Bae LEE ,  Choul Joo Ko

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/1083 ,  H01L21/266 ,  H01L29/66659 ,  H01L29/7835

摘要： A drain extended MOS (DEMOS) transistor including at least one of: (1) A p-type epitaxial layer grown over an n-type semiconductor substrate. (2) An n-type well formed in a portion of the epitaxial layer. (3) A p-type drift region formed in another portion of the epitaxial layer. (4) A p-type source region formed in the well. (5) A p-type drain region formed in the drift region and spaced apart from the source region inside the epitaxial layer. (6) An n-type channel region extending between the drift region and the source region. (7) A gate structure formed over the channel region. (8) An n-type buried layer having a contact surface with the well and the drift region and formed in the epitaxial layer. A region of the buried layer has surface contact with the drift region and has a relatively low dopant concentration compared to other regions.

摘要翻译： 一种漏极扩展MOS（DEMOS）晶体管，包括以下中的至少一个：（1）在n型半导体衬底上生长的p型外延层。 （2）在外延层的一部分中形成的n型阱。 （3）形成在外延层的另一部分中的p型漂移区。 （4）在井中形成的p型源区。 （5）形成在漂移区中并与外延层内的源极区隔开的p型漏极区。 （6）在漂移区域和源极区域之间延伸的n型沟道区域。 （7）形成在通道区域上的栅极结构。 （8）具有与阱和漂移区的接触面并形成在外延层中的n型掩埋层。 掩埋层的区域与漂移区域具有表面接触，并且与其它区域相比具有相对较低的掺杂剂浓度。