公开(公告)号：US5448682A

公开(公告)日：1995-09-05

申请号：US373479

申请日：1995-01-17

申请人： Ho-sun Chung ,  Kyung-hun Lee

发明人： Ho-sun Chung ,  Kyung-hun Lee

IPC分类号： G06F15/18 ,  G06G7/60 ,  G06N3/02 ,  G06N3/063 ,  G06N99/00

CPC分类号： G06N3/063

摘要： A programmable multilayer neural network includes a weight storing circuit for storing the weight of each synapse to perform an intended function, an interfacing circuit for transmitting the weight value stored in the storing circuit to each synapse, and a multilayer neural network circuit programmed to have the weight from the weight storing circuit and for outputting an intended output.

摘要翻译： 可编程多层神经网络包括用于存储每个突触的重量以执行预期功能的权重存储电路，用于将存储在存储电路中的权重值发送到每个突触的接口电路，以及被编程为具有 并且用于输出预期的输出。

公开(公告)号：US5177746A

公开(公告)日：1993-01-05

申请号：US550054

申请日：1990-07-09

申请人： Ho-sun Chung

发明人： Ho-sun Chung

IPC分类号： G06F11/16 ,  G06F11/10 ,  G06N3/063

CPC分类号： G06N3/063 ,  G06F11/10

摘要： An error correction circuit is provided which uses NMOS and PMOS synapses to form neural network type responses to a coded multi-bit input. Use of MOS technology logic in error correction circuits allows such devices to be easily interfaced with other like technology circuits without the need to use distinct interface logic as with conventional error correction circuitry.

摘要翻译： 提供了一种使用NMOS和PMOS突触形成对编码的多位输入的神经网络类型响应的纠错电路。 在纠错电路中使用MOS技术逻辑允许这样的设备容易地与其他类似的技术电路接口，而不需要像传统的纠错电路那样使用不同的接口逻辑。

公开(公告)号：US5471557A

公开(公告)日：1995-11-28

申请号：US112037

申请日：1993-08-26

申请人： Ho-sun Chung ,  Soo-yong Lee

发明人： Ho-sun Chung ,  Soo-yong Lee

IPC分类号： G06F15/18 ,  G06N3/04 ,  G06N99/00 ,  G10L13/04 ,  G10L15/00 ,  G10L15/02 ,  G10L15/08 ,  G10L15/16 ,  G10L21/04 ,  G10L5/06 ,  G10L9/00

CPC分类号： G10L15/16 ,  G06N3/0454

摘要： A speech recognition system for recognizing the remote-controlling vocal commands of TV sets and VCRs comprises a microphone for receiving the speech pronounced by a user; a speech analyzer for analyzing the speech input via the microphone; circuitry for detecting a vocal section of the speech from the speech analyzer and performing a time-axis normalization and a binarization for the detected vocal section; and a multilayer neural network for receiving the binarization data from the aforementioned circuitry and then performing the learning, to thereby output the speech recognition result. Accordingly, the present invention can enhance the recognition ratio of speech.

摘要翻译： 用于识别电视机和录像机的遥控声控命令的语音识别系统包括用于接收由用户发音的语音的麦克风; 用于分析经由麦克风输入的语音的语音分析器; 用于从所述语音分析器检测所述语音的声部分并执行时间轴归一化和所检测到的声部的二值化的电路; 以及用于从上述电路接收二值化数据然后执行学习的多层神经网络，从而输出语音识别结果。 因此，本发明可以提高语音的识别率。

公开(公告)号：US5450528A

公开(公告)日：1995-09-12

申请号：US375251

申请日：1995-01-19

申请人： Ho-sun Chung ,  Kyung-hun Lee

发明人： Ho-sun Chung ,  Kyung-hun Lee

IPC分类号： G06F15/18 ,  G06G7/60 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

CPC分类号： G06N3/08

摘要： A self-learning multi layer neural network and the learning method thereof are characterized in that N-bit input data and M-bit desired output data are received, a weight value of each synapse is adjusted so as to produce output data corresponding to the input data, and self-learning is performed while proceeding to a next layer. Thus, it is not necessary for the user to input and adjust all the weight values of the respective synapse while the network performs self-learning and a desired function.

摘要翻译： 自学习多层神经网络及其学习方法的特征在于，接收N位输入数据和M位期望输出数据，调整每个突触的权重值，以产生对应于输入的输出数据 数据和自学习进行到下一层。 因此，当网络执行自学习和期望的功能时，用户不必输入和调整各个突触的所有权重值。

公开(公告)号：US5347613A

公开(公告)日：1994-09-13

申请号：US745346

申请日：1991-08-15

申请人： Ho-sun Chung ,  Hyo-jin Han

发明人： Ho-sun Chung ,  Hyo-jin Han

IPC分类号： G06F15/18 ,  G06G7/60 ,  G06N3/04 ,  G06N3/063 ,  G06N99/00 ,  G11C11/54 ,  H01L21/822 ,  H01L27/04

CPC分类号： G06K9/4604 ,  G06N3/063

摘要： Disclosed is a multi-layer neural network and circuit design method. The multi-layer neural network receiving an m-bit input and generating an n-bit output comprises a neuron having a cascaded pair of CMOS inverters and having an output node of the preceding CMOS inverter among the pair of CMOS inverters as its inverted output node and an output node of the succeeding CMOS inverter as its non-inverted output node, an input layer having m neurons to receive the m-bit input, an output layer having n neurons to generate the n-bit output, at least one hidden layer provided with n neurons to transfer the input received from the input layer to every upper hidden layer and the output layer, an input synapse group in a matrix having each predetermined weight value to connect each output of neurons on the input layer to each neuron of the output layer and at least one hidden layer, at least one transfer synapse group in a matrix having each predetermined weight value to connect each output of neurons of the hidden layer to each neuron of every upper hidden layer and the output layer, and a bias synapse group for biasing each input node of neurons of the hidden layers and the output layer.

摘要翻译： 公开了一种多层神经网络和电路设计方法。 接收m位输入并生成n位输出的多层神经网络包括具有级联的CMOS反相器对的神经元，并且在一对CMOS反相器之间具有前述CMOS反相器的输出节点作为其反相输出节点 以及后续CMOS反相器的输出节点作为其非反相输出节点，具有m个神经元以接收m位输入的输入层，具有n个神经元以产生n位输出的输出层，至少一个隐藏层 提供有n个神经元以将从输入层接收的输入传送到每个上隐层和输出层，矩阵中的输入突触组具有每个预定权重值，以将输入层上的神经元的每个输出连接到 输出层和至少一个隐藏层，具有每个预定权重值的矩阵中的至少一个转移突触组，以将隐藏层的神经元的每个输出连接到每个上隐层的每个神经元 和输出层，以及偏置突触组，用于偏置隐藏层和输出层的神经元的每个输入节点。

公开(公告)号：US5239597A

公开(公告)日：1993-08-24

申请号：US659972

申请日：1991-02-25

申请人： Ho-sun Chung ,  Ji-hwan Yeo

发明人： Ho-sun Chung ,  Ji-hwan Yeo

IPC分类号： H04N1/40 ,  H04N1/41 ,  H04N7/26

CPC分类号： H04N1/40075 ,  H04N19/90 ,  H04N19/30

摘要： A conversion circuit of binary dither image to multilevel image comprises a counter utilizing concepts of a neural network, an 8 bit register and 8 OR gates, resulting in high speed of operation. The counter uses a neural network based on the Hopfield model and is made up of an input synapse group, a first bias synapse group, a feedback synapse group, a second bias synapse group, a neuron group and an invertor group.

摘要翻译： 二进制抖动图像到多电平图像的转换电路包括利用神经网络，8位寄存器和8个OR门的概念的计数器，导致高速操作。 该计数器使用基于Hopfield模型的神经网络，并由输入突触组，第一偏倚突触组，反馈突触组，第二偏倚突触组，神经元组和反转器组组成。

公开(公告)号：US5130944A

公开(公告)日：1992-07-14

申请号：US549942

申请日：1990-07-09

申请人： Ho-sun Chung ,  Sin-jin Kim ,  Tae-hun Kim

发明人： Ho-sun Chung ,  Sin-jin Kim ,  Tae-hun Kim

IPC分类号： G06F7/52 ,  G06F7/535 ,  G06N3/063

CPC分类号： G06F7/535 ,  G06N3/063 ,  G06F2207/4802 ,  G06F2207/5353

摘要： A divider circuit for efficiently and quickly performing a hardware implemented division by adopting a neural network architecture. The circuit includes a series of cascaded subtracter components that complement the divisor input and effectively perform an adder function. The subtracters include a synaptic configuration consisting of PMOS transistors, NMOS transistors, and CMOS inverters. The components are arranged in accordance with the predetermined connection strength assigned to each of the transistors and its respective position in the neural type network arrangement.

摘要翻译： 一种用于通过采用神经网络架构来有效且快速地执行硬件实现的划分的分频器电路。 该电路包括一系列级联减法器组件，用于补偿除数输入并有效执行加法器功能。 减法器包括由PMOS晶体管，NMOS晶体管和CMOS反相器组成的突触配置。 根据分配给每个晶体管的预定连接强度及其在神经型网络布置中的相应位置来布置组件。

公开(公告)号：US5745655A

公开(公告)日：1998-04-28

申请号：US375473

申请日：1995-01-19

申请人： Ho-sun Chung ,  Ik-soo Lee

发明人： Ho-sun Chung ,  Ik-soo Lee

IPC分类号： G06G7/60 ,  G06F15/18 ,  G06N3/06 ,  G06N3/063 ,  G06N7/08

CPC分类号： G06N3/0635

摘要： A mapping circuit includes a linear circuit for outputting a signal which is linearly changed with respect to its input, a non-linear circuit for outputting a signal which is non-linearly changed with respect to its input, and an adder for summing the output signals of the linear and non-linear circuits and an external input signal. A chaotic neuron circuit using the mapping circuit has a simple structure and more precise chaos characteristics. A chaotic neural network can thus be formed by the serial and/or parallel interconnection of a plurality of chaotic neuron circuits, wherein the weight of each neuron is controlled.

摘要翻译： 映射电路包括用于输出相对于其输入线性改变的信号的线性电路，用于输出相对于其输入非线性改变的信号的非线性电路，以及用于对输出信号求和的加法器 的线性和非线性电路以及外部输入信号。 使用映射电路的混沌神经元电路具有简单的结构和更精确的混沌特性。 因此，可以通过多个混沌神经元电路的串联和/或并联互连形成混沌神经网络，其中每个神经元的权重被控制。

公开(公告)号：US5442209A

公开(公告)日：1995-08-15

申请号：US253215

申请日：1994-06-02

申请人： Ho-sun Chung

发明人： Ho-sun Chung

IPC分类号： G06N3/063 ,  H01L29/78 ,  H01L29/80

CPC分类号： G06N3/063 ,  H01L29/7831

摘要： A synapse MOS transistor has gate electrodes of different lengths, different widths or different lengths and widths, between one source region and one drain region. Thus, when using the synapse MOS transistor to implement a neural network, the chip area can be greatly reduced.

摘要翻译： 突触MOS晶体管具有在一个源极区域和一个漏极区域之间具有不同长度，不同宽度或不同长度和宽度的栅电极。 因此，当使用突触MOS晶体管来实现神经网络时，芯片面积可以大大降低。

公开(公告)号：US5293458A

公开(公告)日：1994-03-08

申请号：US745348

申请日：1991-08-15

申请人： Ho-sun Chung ,  Sin-jin Kim

发明人： Ho-sun Chung ,  Sin-jin Kim

IPC分类号： G06F15/18 ,  G06G7/60 ,  G06N3/04 ,  G06N3/063 ,  G06N99/00 ,  G11C11/54 ,  H01L21/822 ,  H01L27/04

CPC分类号： G06N3/063

摘要： Disclosed is a multi-layer neural network and circuit design method. The multi-layer neural network receiving an m-bit input and generating an n-bit output comprises a neuron having a cascaded pair of CMOS inverters and having an output node of the preceding CMOS inverter among the pair of CMOS inverters as its inverted output node and an output node of the succeeding CMOS inverter as its non-inverted output node, an input layer having m neurons to receive the m-bit input, an output layer having n neurons to generate the n-bit output, at least one hidden layer provided with n neurons to transfer the input received from the input layer to the directly upper hidden layer or the output layer, an input synapse group in a matrix having each predetermined weight value to connect each output of neurons on the input layer to each neuron of the output layer and at least one hidden layer, at least one transfer synapse group in a matrix having each predetermined weight value to connect each output of neurons of the hidden layer to each neuron of its directly upper hidden layer or of the output layer, and a bias synapse group for biasing each input node of neurons of the hidden layers and the output layer.

摘要翻译： 公开了一种多层神经网络和电路设计方法。 接收m位输入并生成n位输出的多层神经网络包括具有级联的CMOS反相器对的神经元，并且在一对CMOS反相器之间具有前述CMOS反相器的输出节点作为其反相输出节点 以及后续CMOS反相器的输出节点作为其非反相输出节点，具有m个神经元以接收m位输入的输入层，具有n个神经元以产生n位输出的输出层，至少一个隐藏层 提供有n个神经元以将从输入层接收的输入传送到直接上隐藏层或输出层，矩阵中的输入突触组具有每个预定权重值，以将输入层上的神经元的每个输出连接到每个神经元 输出层和至少一个隐藏层，具有每个预定权重值的矩阵中的至少一个转移突触组，以将隐层的神经元的每个输出连接到其直接上层的每个神经元 隐层或输出层，以及偏置突触组，用于偏置隐层和输出层的神经元的每个输入节点。