公开(公告)号：US08489962B2

公开(公告)日：2013-07-16

申请号：US12452412

申请日：2008-07-01

申请人： John Dielissen

发明人： John Dielissen

IPC分类号： H03M13/116

CPC分类号： H03M13/1168 ,  H03M13/1114 ,  H03M13/1117 ,  H03M13/112 ,  H03M13/1122 ,  H03M13/1137 ,  H03M13/114 ,  H03M13/116 ,  H03M13/1165 ,  H03M13/6527 ,  H03M13/6544 ,  H03M13/6566 ,  H03M13/658 ,  H03M13/6583 ,  H03M13/6588

摘要： An LDPC decoder iteratively decodes an LDPC code represented by a parity check matrix H consisting of a plurality of circulants based on a Log-Likelihood Ratio Belief-Propagation algorithm. First computation means (1010) compute for a next iteration symbol messages λκm from a representation of a corresponding symbol value stored in a first memory 1005 and from check node messages Λmn from a previous iteration. A shuffler (1030) changes a sequence of the symbol message received from the first computation means (1010) in dependence on a position of the non-zero elements in a corresponding sub-matrix. Second computation means (DP-O, DP-I, DP-D-I) compute the check node messages in dependence on symbol messages received from the barrel shifter and store a representation of the computed check node message in a second memory (1015). Third computation means (1020) update the representation of the symbol values in the first memory in dependence on output of the first and second computing means. The principle of “staggered” or “shuffled” LDPC decoding is used. One embodiment is designed for multi-diagonal circulants.

摘要翻译： LDPC解码器基于对数似然比信度传播算法对由多个循环组成的奇偶校验矩阵H表示的LDPC码进行迭代解码。 第一计算装置（1010）从存储在第一存储器1005中的对应符号值的表示和来自前一次迭代的校验节点消息Lambdamn计算下一个迭代符号消息lambdakappam。 洗牌器（1030）根据相应子矩阵中的非零元素的位置改变从第一计算装置（1010）接收的符号消息的序列。 第二计算装置（DP-O，DP-1，DP-D-I）根据从桶形移位器接收的符号消息计算校验节点消息，并将所计算的校验节点消息的表示存储在第二存储器（1015）中。 第三计算装置（1020）根据第一和第二计算装置的输出来更新第一存储器中符号值的表示。 使用“交错”或“混洗”LDPC解码的原理。 一个实施例设计用于多对角线圆形。

公开(公告)号：US20100272227A1

公开(公告)日：2010-10-28

申请号：US12733600

申请日：2008-09-09

申请人： John Dielissen

发明人： John Dielissen

IPC分类号： G11C19/00

CPC分类号： G06F5/01 ,  G06F5/015 ,  G06F7/762 ,  G11C21/00

摘要： An electronic device is provided which comprises a barrel shifter unit (BS) for performing a rotation of an input. The barrel shifter unit comprises a first and second barrel shifter (BS1, BS2). The electronic device furthermore comprises a selection unit for selecting a first set of elements (a) for the second barrel shifter (BS2) and a second set of elements for the first barrel shifter (BS1). The electronic device furthermore comprises a plurality of second multiplexers (M1 M8) for receiving the input of the second barrel shifter as first input and the output of the first barrel shifter as second input.

摘要翻译： 提供了一种电子设备，其包括用于执行输入的旋转的桶形移位单元（BS）。 桶形移位器单元包括第一和第二桶形移位器（BS1，BS2）。 电子设备还包括用于选择用于第二桶形移位器（BS2）的第一组元件（a）和用于第一桶形移位器（BS1）的第二组元件的选择单元。 电子设备还包括多个第二复用器（M1 M8），用于接收作为第一输入的第二桶形移位器的输入和作为第二输入的第一桶形移位器的输出。

公开(公告)号：US20080310458A1

公开(公告)日：2008-12-18

申请号：US11915497

申请日：2006-05-11

申请人： Edwin Rijpkema ,  John Dielissen

发明人： Edwin Rijpkema ,  John Dielissen

IPC分类号： H04J3/00

CPC分类号： H04L45/00 ,  H04Q2213/13098 ,  H04Q2213/1332 ,  H04Q2213/13322

摘要： An electronic device is provided which comprises an interconnect means (N) for coupling a plurality of processing modules (IP1-IP5) to enable a communication between the processing modules (IP1-IP5). The electronic device further comprises a plurality of network interfaces (NI) for coupling the interconnect means (N) to one of the processing modules (IP1-IP5). Furthermore, at least one time slot allocating unit (SA) is provided for allocating time slots to channels of the interconnect means (N). The time slot allocating unit (SA) comprises a plurality of slot tables (TO-T4) with a plurality of entries. Each entry corresponds to a fraction of the available bandwidth of the interconnect means (N). A first slot table of the plurality of slot tables (TO-T4) comprises at least one first entry of the plurality of entries which relates to a second slot table of the plurality of slot tables (TO-T4).

摘要翻译： 提供了一种电子设备，其包括用于耦合多个处理模块（IP1-IP5）以实现处理模块（IP1-IP5）之间的通信的互连装置（N）。 电子设备还包括用于将互连装置（N）耦合到处理模块（IP1-IP5）之一的多个网络接口（NI）。 此外，提供至少一个时隙分配单元（SA）用于将时隙分配给互连装置（N）的信道。 时隙分配单元（SA）包括具有多个条目的多个时隙表（TO-T4）。 每个条目对应于互连装置（N）的可用带宽的一部分。 多个时隙表（TO-T4）的第一时隙表包括与多个时隙表（TO-T4）中的第二时隙表相关的多个条目中的至少一个第一条目。

公开(公告)号：US07809024B2

公开(公告)日：2010-10-05

申请号：US11915497

申请日：2006-05-11

申请人： Edwin Rijpkema ,  John Dielissen

发明人： Edwin Rijpkema ,  John Dielissen

IPC分类号： H04J3/00

CPC分类号： H04L45/00 ,  H04Q2213/13098 ,  H04Q2213/1332 ,  H04Q2213/13322

摘要： An electronic device is provided which comprises an interconnect means (N) for coupling a plurality of processing modules (IP1-IP5) to enable a communication between the processing modules (IP1-IP5). The electronic device further comprises a plurality of network interfaces (NI) for coupling the interconnect means (N) to one of the processing modules (IP1-IP5). Furthermore, at least one time slot allocating unit (SA) is provided for allocating time slots to channels of the interconnect means (N). The time slot allocating unit (SA) comprises a plurality of slot tables (T0-T4) with a plurality of entries. Each entry corresponds to a fraction of the available bandwidth of the interconnect means (N). A first slot table of the plurality of slot tables (T0-T4) comprises at least one first entry of the plurality of entries which relates to a second slot table of the plurality of slot tables (T0-T4).

摘要翻译： 提供了一种电子设备，其包括用于耦合多个处理模块（IP1-IP5）以实现处理模块（IP1-IP5）之间的通信的互连装置（N）。 电子设备还包括用于将互连装置（N）耦合到处理模块（IP1-IP5）之一的多个网络接口（NI）。 此外，提供至少一个时隙分配单元（SA）用于将时隙分配给互连装置（N）的信道。 时隙分配单元（SA）包括具有多个条目的多个时隙表（T0-T4）。 每个条目对应于互连装置（N）的可用带宽的一部分。 多个时隙表（T0-T4）的第一时隙表包括与多个时隙表（T0-T4）中的第二时隙表相关的多个条目中的至少一个第一条目。

公开(公告)号：US20100251059A1

公开(公告)日：2010-09-30

申请号：US12452412

申请日：2008-07-01

申请人： John Dielissen

发明人： John Dielissen

IPC分类号： H03M13/05 ,  G06F11/10

CPC分类号： H03M13/1168 ,  H03M13/1114 ,  H03M13/1117 ,  H03M13/112 ,  H03M13/1122 ,  H03M13/1137 ,  H03M13/114 ,  H03M13/116 ,  H03M13/1165 ,  H03M13/6527 ,  H03M13/6544 ,  H03M13/6566 ,  H03M13/658 ,  H03M13/6583 ,  H03M13/6588

摘要： An LDPC decoder iteratively decodes an LDPC code represented by a parity check matrix H consisting of a plurality of circulants based on a Log-Likelihood Ratio Belief-Propagation algorithm. First computation means (1010) compute for a next iteration symbol messages λκm from a representation of a corresponding symbol value stored in a first memory 1005 and from check node messages Λmn from a previous iteration. A shuffler (1030) changes a sequence of the symbol message received from the first computation means (1010) in dependence on a position of the non-zero elements in a corresponding sub-matrix. Second computation N means (DP-O, DP-I, DP-D-I) compute the check node messages in dependence on symbol messages received from the barrel shifter and store a representation of the computed check node message in a second memory (1015). Third computation means (1020) update the representation of the symbol values in the first memory in dependence on output of the first and second computing means. The principle of “staggered” or “shuffled” LDPC decoding is used. One embodiment is designed for multi-diagonal circulants.

摘要翻译： LDPC解码器基于对数似然比信度传播算法对由多个循环组成的奇偶校验矩阵H表示的LDPC码进行迭代解码。 第一计算装置（1010）从存储在第一存储器1005中的相应符号值的表示和来自前一次迭代的校验节点消息Λmn计算下一个迭代符号消息λ＆kgr; m。 洗牌器（1030）根据相应子矩阵中的非零元素的位置改变从第一计算装置（1010）接收的符号消息的序列。 第二计算N表示（DP-O，DP-I，DP-D-I）根据从桶形移位器接收的符号消息计算校验节点消息，并将所计算的校验节点消息的表示存储在第二存储器（1015）中。 第三计算装置（1020）根据第一和第二计算装置的输出来更新第一存储器中符号值的表示。 使用“交错”或“混洗”LDPC解码的原理。 一个实施例设计用于多对角线圆形。

公开(公告)号：US20090059910A1

公开(公告)日：2009-03-05

申请号：US11915285

申请日：2006-05-17

申请人： Edwin Rijpkema ,  John Dielissen

发明人： Edwin Rijpkema ,  John Dielissen

IPC分类号： H04L12/52 ,  H04L12/56

CPC分类号： H04L47/801 ,  H04L45/00 ,  H04L45/24 ,  H04L45/38 ,  H04L45/60 ,  H04L47/122 ,  H04L47/125 ,  H04L47/15 ,  H04L47/24 ,  H04L47/2441 ,  H04L47/70 ,  H04L47/765 ,  H04L47/829

摘要： An integrated circuit comprises a plurality of data processing circuits (10) and a communication network (12) coupled between the data processing circuits (10). The communication network (12) comprises connections (122) and router circuits (120) coupled between the connections (122). Memory is provided to store definitions for respective data streams, of respective paths along the connections (122), for controlling the router circuits (120) to transmit each data item from each respective data stream along the respective path programmed for that respective data stream. Initially initial paths for a set of original data streams are defined and started. Subsequently an additional data stream can be added. If so a new path is selected in combination with future paths for the original data streams. The combination of the new paths and the future paths is taken from selectable combinations that include at least one combination wherein an initial path for at least one of the original data streams has been rerouted with respect to the initial path. The initial path for the at least one of the original data streams is reprogrammed if the path for that original data stream is rerouted in the selected combination, without interrupting transmission of data items of data streams other than the at least one of the original data streams. Subsequently transmission of data items is started along the new path.

摘要翻译： 集成电路包括耦合在数据处理电路（10）之间的多个数据处理电路（10）和通信网络（12）。 通信网络（12）包括耦合在连接（122）之间的连接（122）和路由器电路（120）。 提供存储器以存储沿着连接（122）的相应路径的相应数据流的定义，以便控制路由器电路（120）沿着针对相应数据流编程的相应路径的每个相应数据流传输每个数据项。 最初，一组原始数据流的初始路径被定义并启动。 随后可以添加额外的数据流。 如果是，则将新路径与原始数据流的未来路径组合选择。 新路径和未来路径的组合取自包括至少一个组合的可选组合，其中至少一个原始数据流的初始路径已经相对于初始路径重新路由。 如果原始数据流的路径以所选择的组合重新路由，则不会中断至少一个原始数据流之外的数据流的数据项的传输，所述原始数据流中的至少一个原始数据流的初始路径被重新编程 。 随后，新路径开始传输数据项。

公开(公告)号：US20080043757A1

公开(公告)日：2008-02-21

申请号：US11573363

申请日：2005-07-26

申请人： John Dielissen

发明人： John Dielissen

IPC分类号： H04L12/28

CPC分类号： H04L45/40 ,  G06F9/3802 ,  G06F15/7825 ,  H04L45/00

摘要： The present invention relates to an integrated circuit comprising a plurality of processing modules (M, S) and an interconnect means (N) for coupling said plurality of processing modules (M, S) and for enabling a packet based communication based on transactions between said plurality of processing modules (M, S). Each packet comprises a number of subsequent words. A first of said plurality of processing modules (M) issues a transaction by sending a plurality of messages (msg1, msg2) over said interconnect means (N) to a second of said plurality of processing modules (S). At least one packet inspecting unit (PIU) is provided for packetizing said plurality of messages (msg1, msg2) into a plurality of packets and for inspecting said packets in order to determine unused space in said packets and to fill up said unused space with data from at least one subsequent message (msg1, msg2).

摘要翻译： 本发明涉及一种集成电路，其包括多个处理模块（M，S）和用于耦合所述多个处理模块（M，S）的互连装置（N），并且用于基于所述多个处理模块 多个处理模块（M，S）。 每个分组包括多个后续单词。 所述多个处理模块（M）中的第一个通过在所述互连装置（N）上发送多个消息（msg1，msg2）到所述多个处理模块（S）中的第二个来发出交易。 提供至少一个分组检测单元（PIU），用于将所述多个消息（msg1，msg2）分组成多个分组，并用于检查所述分组，以便确定所述分组中的未使用空间并填充所述未使用的空间 来自至少一个后续消息的数据（msg 1，msg 2）。

公开(公告)号：US08270558B2

公开(公告)日：2012-09-18

申请号：US12733600

申请日：2008-09-09

申请人： John Dielissen

发明人： John Dielissen

IPC分类号： G11C19/00

CPC分类号： G06F5/01 ,  G06F5/015 ,  G06F7/762 ,  G11C21/00

摘要： An electronic device is provided which comprises a barrel shifter unit (BS) for performing a rotation of an input. The barrel shifter unit comprises a first and second barrel shifter (BS1, BS2). The electronic device furthermore comprises a selection unit for selecting a first set of elements (a) for the second barrel shifter (BS2) and a second set of elements for the first barrel shifter (BS1). The electronic device furthermore comprises a plurality of second multiplexers (M1 M8) for receiving the input of the second barrel shifter as first input and the output of the first barrel shifter as second input.

摘要翻译： 提供了一种电子设备，其包括用于执行输入的旋转的桶形移位单元（BS）。 桶形移位器单元包括第一和第二桶形移位器（BS1，BS2）。 电子设备还包括用于选择用于第二桶形移位器（BS2）的第一组元件（a）和用于第一桶形移位器（BS1）的第二组元件的选择单元。 电子设备还包括多个第二复用器（M1 M8），用于接收作为第一输入的第二桶形移位器的输入和作为第二输入的第一桶形移位器的输出。

公开(公告)号：US20080186983A1

公开(公告)日：2008-08-07

申请号：US11912175

申请日：2006-04-20

申请人： John Dielissen ,  Edwin Rijpkema

发明人： John Dielissen ,  Edwin Rijpkema

IPC分类号： H04L12/56

CPC分类号： H04L47/22 ,  H04L47/10 ,  H04L49/90 ,  H04L49/9021

摘要： An integrated circuit (10) comprises a plurality of functional blocks (101, 102, 103, 104) and a data communication network (100) comprising a plurality of network stations being interconnected via a plurality of communication channels (150) for communicating data packages between the functional blocks (101, 102, 103, 104). Each data package comprising N data elements including a data element comprising routing information for the network stations (110, 120, 130, 140), N being an integer of at least two. The plurality of network stations comprises a plurality of data routers (110, 120, 130, 140) and a plurality of network interfaces, each of the data routers (110, 120, 130, 140) being coupled to a functional block (101, 102, 103, 104) via a network interface (105-108), the data communication network (100) comprising a first network station (140) and a second network station (120) interconnected through a first communication channel (150), the network comprising M*N data storage elements (160), M being a positive integer, for introducing a delay of M*N cycles on the first communication channel (150). An integrated circuit (10) comprises a plurality of functional blocks (101, 102, 103, 104) and a plurality of data routers (110, 120, 130, 140), each being coupled to a functional block (101, 102, 103, 104). The introduction of a delay of one or more data packages on a slow communication channel (150) facilitates an increase of the maximum clock speed of the data communication over the data communication network (100).

摘要翻译： 集成电路（10）包括多个功能块（101,102,103,104）和数据通信网络（100），数据通信网络（100）包括经由多个通信信道（150）互连的多个网络站，用于传送数据包 在功能块（101,102,103,104）之间。 每个数据包包括N个数据元素，包括包括网络站（110,120,130,140）的路由信息​​的数据元素，N是至少两个的整数。 多个网络站包括多个数据路由器（110,120,130,140）和多个网络接口，每个数据路由器（110,120,130,140）被耦合到功能块（101,120,130,140） 102,103,104）经由网络接口​​（105-108），所述数据通信网络（100）包括通过第一通信信道（150）互连的第一网络站（140）和第二网络站（120），所述第一网络站 包括M * N个数据存储元件（160）的网络，M是正整数，用于在第一通信信道（150）上引入M * N个周期的延迟。 集成电路（10）包括多个功能块（101,102,103,104）和多个数据路由器（110,120,130,140），每个数据路由器耦合到功能块（101,102,103） ，104）。 在慢通信信道（150）上引入一个或多个数据包的延迟有助于通过数据通信网络（100）增加数据通信的最大时钟速度。

公开(公告)号：US20080123541A1

公开(公告)日：2008-05-29

申请号：US11573360

申请日：2005-07-26

申请人： John Dielissen ,  Kees Gerard Willem Goossen ,  Andrei Radulescu ,  Edwin Rijpkema

发明人： John Dielissen ,  Kees Gerard Willem Goossen ,  Andrei Radulescu ,  Edwin Rijpkema

IPC分类号： H04L12/26

CPC分类号： H04L45/00 ,  H04L47/10 ,  H04L47/36

摘要： The invention relates to a method for allocating data to at least one packet in an integrated circuit, the integrated circuit comprising a network through which the packet is sent from a first module to at least one second module, the method comprising the step of determining the length of the packet. The length of a packet is determined on basis of dynamically known parameters instead of statically known parameters, which increases flexibility with regard to the allocation of data units to packets. The method of packetization takes into account runtime aspects when determining the length of the packets to be transmitted via the communication channels of the network.

摘要翻译： 本发明涉及一种用于向集成电路中的至少一个分组分配数据的方法，该集成电路包括网络，通过该网络将分组从第一模块发送到至少一个第二模块，该方法包括以下步骤： 数据包的长度。 基于动态已知参数来确定分组的长度，而不是静态已知的参数，这增加了关于数据单元对分组的分配的灵活性。 当确定要经由网络的通信信道发送的分组的长度时，分组化的方法考虑到运行时方面。