公开(公告)号：US06311281B1

公开(公告)日：2001-10-30

申请号：US09261058

申请日：1999-03-02

申请人： Edwin J. Pole, II ,  John T. Orton ,  Cau L. Nguyen ,  Gurbir Singh ,  Xia Dai ,  Ravi Nagaraj

发明人： Edwin J. Pole, II ,  John T. Orton ,  Cau L. Nguyen ,  Gurbir Singh ,  Xia Dai ,  Ravi Nagaraj

IPC分类号： G06F104

CPC分类号： G06F1/08 ,  H03L7/06

摘要： A processor has an external pin that can be asserted to lock in new clock ratio information dynamically. A state machine of the processor defines a stop grant state that is utilized to halt the internal clocking signal of the processor. A storage location, such as a register, is utilized to load new clock frequency information into the clock generator circuit of the processor. De-asserting the external pin of the processor causes the processor to resume normal operations, but at the newly set clock frequency.

摘要翻译： 一个处理器有一个外部引脚，可以被断言，以动态锁定新的时钟比率信息。 处理器的状态机定义用于停止处理器的内部时钟信号的停止许可状态。 诸如寄存器的存储位置被用于将新的时钟频率信息加载到处理器的时钟发生器电路中。 取消断言处理器的外部引脚使处理器恢复正常操作，但处于新设定的时钟频率。

公开(公告)号：US4775550A

公开(公告)日：1988-10-04

申请号：US870234

申请日：1986-06-03

申请人： John K. Chu ,  Sanjiv K. Mittal ,  John T. Orton ,  Jagir S. Multani ,  Robert Jecmen

发明人： John K. Chu ,  Sanjiv K. Mittal ,  John T. Orton ,  Jagir S. Multani ,  Robert Jecmen

IPC分类号： H01L21/3205 ,  H01L21/768 ,  B05D3/06 ,  B05D5/12

CPC分类号： H01L21/76819

摘要： A planarization process for a double metal very large scale integration (VLSI) technology is disclosed. To compensate for an irregular surface topology encountered in a dielectric medium between the two metals, a CVD dielectric layer and a glass layer are first deposited above the first metal. Then an etch-back process is used to uniformly etch back the CVD dielectric and the glass layers at the same rate, leaving a planarized surface for subsequent deposition of a second dielectric layer and a second metal layer.

摘要翻译： 公开了一种用于双金属超大规模集成（VLSI）技术的平面化工艺。 为了补偿在两种金属之间的介电介质中遇到的不规则表面拓扑，首先在第一金属之上沉积CVD电介质层和玻璃层。 然后使用回蚀刻工艺以相同的速率均匀地回蚀CVD电介质和玻璃层，留下平坦的表面，用于随后沉积第二介电层和第二金属层。

公开(公告)号：US6118306A

公开(公告)日：2000-09-12

申请号：US302931

申请日：1999-04-30

申请人： John T. Orton ,  Cau L. Nguyen ,  Gurbir Singh ,  Xia Dai ,  Raviprakash Nagaraj ,  Edwin J. Pole, II

发明人： John T. Orton ,  Cau L. Nguyen ,  Gurbir Singh ,  Xia Dai ,  Raviprakash Nagaraj ,  Edwin J. Pole, II

IPC分类号： G01R31/30 ,  G01R23/02

CPC分类号： G06F1/324 ,  G01R31/3016 ,  G06F1/3296 ,  Y02B60/1217 ,  Y02B60/1285

摘要： A system includes a component (e.g., a processor) that includes a clock generator that generates an internal clock running at a frequency. A controller generates a clock frequency change indication and places the component into a low activity state (e.g., deep sleep, stop grant, or other state). The clock generator is reset by the clock frequency change indication to change the clock's frequency while the component is in the low activity state. Storage elements containing different values are selectable to set the clock frequency. The storage elements include fuse banks and input pins.

摘要翻译： 一种系统包括一个组件（例如处理器），该组件包括产生以一个频率运行的内部时钟的时钟发生器。 控制器产生时钟频率变化指示并将组件置于低活动状态（例如，深度睡眠，停止授权或其他状态）。 时钟发生器由时钟频率变化指示复位，以在组件处于低活动状态时更改时钟频率。 可以选择包含不同值的存储元件来设置时钟频率。 存储元件包括熔丝组和输入引脚。