公开(公告)号：US08924753B2

公开(公告)日：2014-12-30

申请号：US13276503

申请日：2011-10-19

申请人： Tae-Hong Park ,  Ji-Yong Yoon ,  Kang-Min Lee ,  Yun-Ju Kwon ,  Jong-Hyuck Hong

发明人： Tae-Hong Park ,  Ji-Yong Yoon ,  Kang-Min Lee ,  Yun-Ju Kwon ,  Jong-Hyuck Hong

IPC分类号： G06F1/00 ,  G06F1/32

CPC分类号： G06F1/324 ,  G06F1/3215 ,  G06F1/3228 ,  G06F1/3253 ,  Y02D10/126 ,  Y02D10/151

摘要： An apparatus and method for adaptively changing clock frequencies of a Central Processing Unit (CPU) and a bus in a digital system are provided. The system includes an Adaptive Frequency Scaling (AFS) controller and a clock controller. The AFS controller determines whether to change a clock frequency of the CPU according to operation information of the CPU, and determines whether to change a clock frequency of the bus according to operation information of the bus. The clock controller generates a clock frequency of the CPU and a clock frequency of the bus according to the determination of the AFS controller.

摘要翻译： 提供一种用于在数字系统中自适应地改变中央处理单元（CPU）和总线的时钟频率的装置和方法。 该系统包括自适应频率缩放（AFS）控制器和时钟控制器。 AFS控制器根据CPU的操作信息确定是否改变CPU的时钟频率，并根据总线的操作信息确定是否改变总线的时钟频率。 时钟控制器根据AFS控制器的确定产生CPU的时钟频率和总线的时钟频率。

公开(公告)号：US20120102345A1

公开(公告)日：2012-04-26

申请号：US13276503

申请日：2011-10-19

申请人： Tae-Hong PARK ,  Ji-Yong YOON ,  Kang-Min LEE ,  Yun-Ju KWON ,  Jong-Hyuck HONG

发明人： Tae-Hong PARK ,  Ji-Yong YOON ,  Kang-Min LEE ,  Yun-Ju KWON ,  Jong-Hyuck HONG

IPC分类号： G06F1/00

CPC分类号： G06F1/324 ,  G06F1/3215 ,  G06F1/3228 ,  G06F1/3253 ,  Y02D10/126 ,  Y02D10/151

摘要： An apparatus and method for adaptively changing clock frequencies of a Central Processing Unit (CPU) and a bus in a digital system are provided. The system includes an Adaptive Frequency Scaling (AFS) controller and a clock controller. The AFS controller determines whether to change a clock frequency of the CPU according to operation information of the CPU, and determines whether to change a clock frequency of the bus according to operation information of the bus. The clock controller generates a clock frequency of the CPU and a clock frequency of the bus according to the determination of the AFS controller.

摘要翻译： 提供一种用于在数字系统中自适应地改变中央处理单元（CPU）和总线的时钟频率的装置和方法。 该系统包括自适应频率缩放（AFS）控制器和时钟控制器。 AFS控制器根据CPU的操作信息确定是否改变CPU的时钟频率，并根据总线的操作信息确定是否改变总线的时钟频率。 时钟控制器根据AFS控制器的确定产生CPU的时钟频率和总线的时钟频率。

公开(公告)号：US20100138577A1

公开(公告)日：2010-06-03

申请号：US12627441

申请日：2009-11-30

申请人： Jong-Hyuck HONG ,  In-Kwon PAIK ,  Tae-Hong PARK

发明人： Jong-Hyuck HONG ,  In-Kwon PAIK ,  Tae-Hong PARK

IPC分类号： G06F13/40

CPC分类号： G06F13/4282 ,  G06F13/4018 ,  G06F2213/0038 ,  Y02D10/14 ,  Y02D10/151

摘要： An apparatus and a method for writing bitwise data in a System On Chip (SOC) are provided. In the method, a master determines whether a size of data to be written on a slave is equal to or smaller than half of a size of data transmittable at a time. If it is determined that the data is equal to or smaller than half of the size of the data transmittable at a time, the master transmits the data to the slave via a bus. The master transmits a signal representing a bit at which the data is to be written via a bus lane not used for the data transmission.

摘要翻译： 提供了一种用于在片上系统（SOC）中写入逐位数据的装置和方法。 在该方法中，主机确定要写入从机的数据的大小是否等于或小于一次可传输的数据的大小的一半。 如果确定数据等于或小于每次可发送的数据的大小的一半，则主设备经由总线将数据发送到从设备。 主机通过不用于数据传输的总线通道发送表示要写入数据的位的信号。