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    Interleaved array architecture
    3.
    发明申请
    Interleaved array architecture 有权
    交错阵列架构

    公开(公告)号：US20090073751A1

    公开(公告)日：2009-03-19

    申请号：US11901333

    申请日：2007-09-17

    申请人： Richard E. Fackenthal ,  Ferdinando Bedeschi ,  Meenatchi Jagasivamani ,  Enzo M. Donze

    发明人： Richard E. Fackenthal ,  Ferdinando Bedeschi ,  Meenatchi Jagasivamani ,  Enzo M. Donze

    IPC分类号： G11C11/00

    CPC分类号： G11C8/04

    摘要： A partition may be made up of two planes of memory cells in a phase change memory. These planes may be configured so that they are not adjacent to one another. In some embodiments, this may mean that the adjacent planes may share sensing circuits, reducing the overall size of the memory array. In addition, by using non-adjacent planes to make up a partition, the planes may be spaced in a way which reduces resistance of power conveying lines. This may mean that smaller sized lines may be used, further reducing the size of the overall array.

    摘要翻译： 分区可以由相变存储器中的两个存储单元平面组成。 这些平面可以被配置成使得它们彼此不相邻。 在一些实施例中，这可能意味着相邻的平面可以共享感测电路，从而减小存储器阵列的整体尺寸。 此外，通过使用不相邻的平面来构成隔板，这些平面可以以降低电力输送线的电阻的方式间隔开。 这可能意味着可以使用更小尺寸的线，进一步减小整个阵列的尺寸。

    Phase-change memory device with error correction capability
    6.
    发明授权
    Phase-change memory device with error correction capability 有权
    具有纠错能力的相变存储器件

    公开(公告)号：US07869269B2

    公开(公告)日：2011-01-11

    申请号：US12209967

    申请日：2008-09-12

    申请人： Enzo Michele Donzè ,  Ferdinando Bedeschi ,  Meenatchi Jagasivamani

    发明人： Enzo Michele Donzè ,  Ferdinando Bedeschi ,  Meenatchi Jagasivamani

    IPC分类号： G11C11/00

    CPC分类号： B01F7/04 ,  B01F7/00258 ,  B01F7/00425 ,  B01F13/06 ,  B01F2015/0221 ,  G06F11/1068 ,  G11C13/02

    摘要： A phase-change memory device includes a plurality of data PCM cells for storing data bits; data decoding circuits for selectively addressing sets of data PCM cells; and data read/program circuits for reading and programming the selected data PCM cells. The device further includes a plurality of parity PCM cells for storing parity bits associated with data bits stored in the data PCM cells; parity decoding circuits for selectively addressing sets of parity PCM cells; and parity read/program circuits for reading and programming the selected parity PCM cells.

    摘要翻译： 相变存储器件包括用于存储数据位的多个数据PCM单元; 用于有选择地寻址数据PCM单元的数据解码电路; 以及用于读取和编程所选数据PCM单元的数据读/写电路。 该设备还包括多个奇偶校验PCM单元，用于存储与存储在数据PCM单元中的数据比特相关联的奇偶校验位; 用于选择性地寻址奇偶校验PCM单元组的奇偶解码电路; 以及用于读取和编程所选奇偶校验PCM单元的奇偶读/写电路。

    Phase change memory with bipolar junction transistor select device
    9.
    发明授权
    Phase change memory with bipolar junction transistor select device 有权
    具有双极结型晶体管选择器件的相变存储器

    公开(公告)号：US07848133B2

    公开(公告)日：2010-12-07

    申请号：US12006254

    申请日：2007-12-31

    申请人： Richard Fackenthal ,  Meenatchi Jagasivamani

    发明人： Richard Fackenthal ,  Meenatchi Jagasivamani

    IPC分类号： G11C11/00

    CPC分类号： G11C13/003 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/0028 ,  G11C2213/76 ,  G11C2213/79

    摘要： A phase change memory may be organized with a global word line coupled to a plurality of blocks, each with a plurality of phase change memory cells arranged in rows and columns. Thus, one global word line may be common to a plurality of blocks. The global word line may be coupled to a word line decoder that is responsible for pulling the word line to ground. Each of the blocks, on the other hand, is coupled to a bitline selector through a bitline. Each block may have its own local word line coupled to the global word line. In some cases, this architecture reduces the minimum capacity of the memory.

    摘要翻译： 可以用耦合到多个块的全局字线来组织相变存储器，每个块具有以行和列排列的多个相变存储器单元。 因此，一个全局字线对于多个块可以是公共的。 全局字线可以耦合到负责将字线拉到地的字线解码器。 另一方面，每个块通过位线耦合到位线选择器。 每个块可以具有耦合到全局字线的其自己的本地字线。 在某些情况下，此架构会降低内存的最小容量。