公开(公告)号：US5545575A

公开(公告)日：1996-08-13

申请号：US328312

申请日：1994-10-24

申请人： Shih K. Cheng ,  Marius Orlowski

发明人： Shih K. Cheng ,  Marius Orlowski

IPC分类号： H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/265

CPC分类号： H01L29/66583 ,  H01L21/823807 ,  H01L27/092 ,  H01L29/66659

摘要： Insulated gate semiconductor device (10) and a method of manufacturing the insulated gate semiconductor device (10). The insulated gate semiconductor device (10) includes an N-channel transistor (15) and a P-channel transistor (16). The N-channel transistor (15) has a gate electrode (35) that has a central portion (28) and two adjacent gate extensions (49, 52). Likewise the P-channel transistor (16) has a gate electrode (35') which has a central portion (29) and two adjacent gate extensions (53, 54). The gate extensions (49, 52, 53, 54) allow the formation of graded channel regions underneath the gate electrodes (35, 35') and adjacent to the source (57, 59) and drain (58, 62) regions by offsetting an LDD or a single heavily doped source/drain implant from channel regions which are covered by the gate extensions (49, 52 53, 54).

摘要翻译： 绝缘栅半导体器件（10）和绝缘栅半导体器件（10）的制造方法。 绝缘栅半导体器件（10）包括N沟道晶体管（15）和P沟道晶体管（16）。 N沟道晶体管（15）具有栅电极（35），其具有中心部分（28）和两个相邻的栅极延伸部分（49,52）。 类似地，P沟道晶体管（16）具有栅电极（35'），其具有中心部分（29）和两个相邻的栅极延伸部（53,54）。 栅极延伸部分（49,52,53,54）允许在栅极电极（35,35'）下方并且邻近源极（57,59）和漏极（58,62）区域之间形成渐变沟道区域， LDD或来自由栅极延伸部分（49,52,53,54）覆盖的沟道区域的单个重掺杂源极/漏极注入。

公开(公告)号：US5506161A

公开(公告)日：1996-04-09

申请号：US328317

申请日：1994-10-24

申请人： Marius Orlowski ,  Shih K. Cheng

发明人： Marius Orlowski ,  Shih K. Cheng

IPC分类号： H01L21/336 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/78 ,  H01L21/265

CPC分类号： H01L29/66492 ,  H01L21/823807 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/66575 ,  H01L29/66659 ,  H01L29/7836

摘要： Insulated gate semiconductor device (10) and a method of manufacturing the insulated gate semiconductor device (10). The insulated gate semiconductor device (10) includes an N-channel transistor (55) and a P-channel transistor (60). The N-channel transistor (55) has a gate electrode (22') that has a central portion (22) and gate electrode extensions (41) adjacent to the central portion (22). Likewise the P-channel transistor (60) has a gate electrode (24') that has a central portion (24) and gate electrode extensions (42) adjacent to the central portion (24). The gate electrode extensions (41, 42) are formed by filling openings (34, 36) with a gate electrode material. The openings are used for the formation of graded channel regions underneath the gate electrode extensions (41, 42).

摘要翻译： 绝缘栅半导体器件（10）和绝缘栅半导体器件（10）的制造方法。 绝缘栅半导体器件（10）包括N沟道晶体管（55）和P沟道晶体管（60）。 N沟道晶体管（55）具有栅电极（22'），其具有与中心部分（22）相邻的中心部分（22）和栅电极延伸部分（41）。 类似地，P沟道晶体管（60）具有栅电极（24'），其具有与中心部分（24）相邻的中心部分（24）和栅电极延伸部分（42）。 通过用栅电极材料填充开口（34,36）形成栅电极延伸部（41,42）。 这些开口用于在栅电极延伸部（41,42）下形成渐变沟道区。

公开(公告)号：US5399505A

公开(公告)日：1995-03-21

申请号：US96094

申请日：1993-07-23

申请人： Edward C. Dasse ,  Robert W. Bollish ,  Alfredo Figueroa ,  James H. Carlquist ,  Thomas R. Yarbrough ,  Charles F. Toewe ,  Kelvin L. Holub ,  Marcus R. Burton ,  Kenneth J. Long ,  Walid S. Ballouli ,  Shih K. Cheng

发明人： Edward C. Dasse ,  Robert W. Bollish ,  Alfredo Figueroa ,  James H. Carlquist ,  Thomas R. Yarbrough ,  Charles F. Toewe ,  Kelvin L. Holub ,  Marcus R. Burton ,  Kenneth J. Long ,  Walid S. Ballouli ,  Shih K. Cheng

IPC分类号： G01R31/28 ,  H01L21/66

CPC分类号： G01R31/2831 ,  G01R31/2884

摘要： A semiconductor wafer (20) having integrated circuit dice (22), wafer conductors (42-47, 50-53), and wafer contact pads (38) formed thereon. The wafer conductors (42-47, 50-53) are used to transfer electrical signals to and from the integrated circuit dice (22) on semiconductor wafer (20) so that wafer level testing and burn-in can be performed on the integrated circuit dice (22). In accordance with one embodiment of the present, each wafer conductor (45, 52) is electrically coupled to the same bonding pad (78) on each integrated circuit dice (22). Each wafer conductor (42-47, 50-53) includes at least a portion of conductor (42-47) which overlies the upper surface of at least one integrated circuit dice (22).

摘要翻译： 具有集成电路晶片（22），晶片导体（42-47,50-53）和形成在其上的晶片接触焊盘（38）的半导体晶片（20）。 晶片导体（42-47,50-53）用于将电信号传送到半导体晶片（20）上的集成电路晶片（22）并从集成电路晶片（22）传出，从而可以在集成电路上执行晶片级测试和老化 骰子（22）。 根据本发明的一个实施例，每个晶片导体（45,52）电耦合到每个集成电路骰子（22）上的相同接合焊盘（78）。 每个晶片导体（42-47,50-53）包括覆盖至少一个集成电路晶片（22）的上表面的导体（42-47）的至少一部分。