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    Continuous time correlator architecture
    1.
    发明授权
    Continuous time correlator architecture 有权
    连续时间相关器架构

    公开(公告)号：US08643619B2

    公开(公告)日：2014-02-04

    申请号：US13404594

    申请日：2012-02-24

    申请人： Ozan E. Erdogan ,  Guozhong Shen ,  Rajesh Anantharaman ,  Ajay Taparia ,  Behrooz Javid ,  Syed T. Mahmud

    发明人： Ozan E. Erdogan ,  Guozhong Shen ,  Rajesh Anantharaman ,  Ajay Taparia ,  Behrooz Javid ,  Syed T. Mahmud

    IPC分类号： G06F3/041

    CPC分类号： G01R27/2605 ,  G01D5/24 ,  G06F3/0416 ,  G06F3/044

    摘要： An analog front end circuit utilizes coherent detection within a capacitance measurement application. The analog front end circuit uses coherent detection to measure capacitance of a touch screen display. An analog excitation signal is modulated by a capacitor to be measured. The modulated signal is synchronously demodulated using a correlator, which includes an integrated mixing and integration circuit. The correlator includes a programmable impedance element that generates a time-varying conductance according to a controlling digitized waveform.

    摘要翻译： 模拟前端电路在电容测量应用中使用相干检测。 模拟前端电路使用相干检测来测量触摸屏显示器的电容。 模拟激励信号由要测量的电容器调制。 调制信号使用相关器进行同步解调，相关器包括一个集成的混合和积分电路。 相关器包括根据控制数字化波形产生时变电导的可编程阻抗元件。

    CALIBRATION FOR MIXED-SIGNAL INTEGRATOR ARCHITECTURE
    2.
    发明申请
    CALIBRATION FOR MIXED-SIGNAL INTEGRATOR ARCHITECTURE 有权
    混合信号整合器架构的校准

    公开(公告)号：US20120218020A1

    公开(公告)日：2012-08-30

    申请号：US13404817

    申请日：2012-02-24

    申请人： Ozan E. Erdogan ,  Guozhong Shen ,  Rajesh Anantharaman ,  Ajay Taparia ,  Behrooz Javid ,  Syed T. Mahmud

    发明人： Ozan E. Erdogan ,  Guozhong Shen ,  Rajesh Anantharaman ,  Ajay Taparia ,  Behrooz Javid ,  Syed T. Mahmud

    IPC分类号： G06G7/184

    CPC分类号： G01R27/2605 ,  G01D5/24 ,  G06F3/0416 ,  G06F3/044

    摘要： A mixed signal correlator utilizes coherent detection within a capacitance measurement application. In some applications, the mixed signal correlator is used to measure capacitance of a touch screen display. An external capacitor whose capacitance is measured is kept small for improved sensitivity and can be used for a variety of applications having varied integration periods for measurement. The external capacitor is kept small and can be used for varied applications by adjusting the output voltage within a range that is less than the supply voltage, and maintaining a count of the adjustments to later reconstruct an actual output voltage for the integration period. An output is a weighted sum of an analog integrator output and a digital counter output.

    摘要翻译： 混合信号相关器在电容测量应用中利用相干检测。 在一些应用中，混合信号相关器用于测量触摸屏显示器的电容。 测量电容的外部电容器保持较小，以提高灵敏度，并且可以用于具有不同的测量积分周期的各种应用。 外部电容器保持较小，可以通过将输出电压调整到小于电源电压的范围内，并且保持调整次数以便在整合期间重建实际输出电压，可用于各种应用。 输出是模拟积分器输出和数字计数器输出的加权和。

    Non-inverting, low power, high speed bootstrapped buffer
    3.
    发明授权
    Non-inverting, low power, high speed bootstrapped buffer 失效
    同相，低功耗，高速自举缓冲器

    公开(公告)号：US4804870A

    公开(公告)日：1989-02-14

    申请号：US148185

    申请日：1988-01-26

    申请人： Syed T. Mahmud

    发明人： Syed T. Mahmud

    IPC分类号： H03K19/017 ,  H03K17/06

    CPC分类号： H03K19/01714

    摘要： A non-inverting low power high speed bootstrapped buffer having a depletion mode FET device which senses a rising voltage triggers the bootstrap of a high capacitance node isolated from the input. Heavy output loading can be isolated from the bootstrap node. High resistance devices are used to make a fully static circuit.

    摘要翻译： 具有感测上升电压的耗尽型FET器件的非反相低功率高速自举缓冲器触发与输入隔离的高电容节点的自举。 可以从引导节点隔离重输出负载。 高电阻器件用于制造完全静电电路。

    Flip-flop circuit with built-in enable function
    6.
    发明授权
    Flip-flop circuit with built-in enable function 失效
    具有内置启用功能的触发电路

    公开(公告)号：US4633098A

    公开(公告)日：1986-12-30

    申请号：US736045

    申请日：1985-05-20

    申请人： Syed T. Mahmud

    发明人： Syed T. Mahmud

    IPC分类号： H03K3/356

    CPC分类号： H03K3/35606 ,  H03K3/356026

    摘要： A flip-flop with a built-in enable function realized by the addition of two transistors between the trigger circuit and the output nodes of the flip-flop. This embodiment of the enable function causes no increase in power dissipation and may be used in any type of flip-flop.

    摘要翻译： 具有内置使能功能的触发器，通过在触发器电路和触发器的输出节点之间添加两个晶体管来实现。 使能功能的这个实施例不会导致功率消耗的增加，并且可以用于任何类型的触发器。

    MIXED-SIGNAL INTEGRATOR ARCHITECTURE
    8.
    发明申请
    MIXED-SIGNAL INTEGRATOR ARCHITECTURE 有权
    混合信号整合器架构

    公开(公告)号：US20120274404A1

    公开(公告)日：2012-11-01

    申请号：US13404722

    申请日：2012-02-24

    申请人： Ozan E. Erdogan ,  Guozhong Shen ,  Rajesh Anantharaman ,  Ajay Taparia ,  Behrooz Javid ,  Syed T. Mahmud

    发明人： Ozan E. Erdogan ,  Guozhong Shen ,  Rajesh Anantharaman ,  Ajay Taparia ,  Behrooz Javid ,  Syed T. Mahmud

    IPC分类号： H03F1/34

    CPC分类号： G01R27/2605 ,  G01D5/24 ,  G06F3/0416 ,  G06F3/044

    摘要： A mixed signal correlator utilizes coherent detection within a capacitance measurement application. In some applications, the mixed signal correlator is used to measure capacitance of a touch screen display. An external capacitor whose capacitance is measured is kept small for improved sensitivity and can be used for a variety of applications having varied integration periods for measurement. The external capacitor is kept small and can be used for varied applications by adjusting the output voltage within a range that is less than the supply voltage, and maintaining a count of the adjustments to later reconstruct an actual output voltage for the integration period. An output is a weighted sum of an analog integrator output and a digital counter output.

    摘要翻译： 混合信号相关器在电容测量应用中利用相干检测。 在一些应用中，混合信号相关器用于测量触摸屏显示器的电容。 测量电容的外部电容器保持较小，以提高灵敏度，并且可以用于具有不同的测量积分周期的各种应用。 外部电容器保持较小，可以通过将输出电压调整到小于电源电压的范围内，并且保持调整次数以便在整合期间重建实际输出电压，可用于各种应用。 输出是模拟积分器输出和数字计数器输出的加权和。

    Ratioless FET programmable logic array
    9.
    发明授权
    Ratioless FET programmable logic array 失效
    无限FET可编程逻辑阵列

    公开(公告)号：US4636661A

    公开(公告)日：1987-01-13

    申请号：US684638

    申请日：1984-12-21

    申请人： Syed T. Mahmud

    发明人： Syed T. Mahmud

    IPC分类号： H03K19/177 ,  H03K19/20 ,  H03K19/003 ,  H03K19/094

    CPC分类号： H03K19/1772

    摘要： A ratioless, zero d.c. power dissipating FET programmable logic array including a column boost capacitor for maintaining the columns of selected AND array transistors at approximately their precharged voltage while their associated OR array transistors are being evaluated.

    摘要翻译： 无痛，零直流 功率耗散FET可编程逻辑阵列，包括列升压电容器，用于将所选择的AND阵列晶体管的列保持在大约其预充电电压，同时对其相关联的OR阵列晶体管进行评估。

    Read resettable memory circuit
    10.
    发明授权
    Read resettable memory circuit 失效
    读可重置存储电路

    公开(公告)号：US4459683A

    公开(公告)日：1984-07-10

    申请号：US368182

    申请日：1982-04-14

    申请人： Singh B. Yalamanchili ,  Syed T. Mahmud

    发明人： Singh B. Yalamanchili ,  Syed T. Mahmud

    IPC分类号： G11C11/41 ,  G11C11/412 ,  H03K3/356 ,  G11C11/00

    CPC分类号： G11C11/412 ,  H03K3/35606

    摘要： A read resettable memory circuit contains a flip-flop circuit (10) consisting of a flip-flop (FF) and an edge-triggered control circuit (CC) and a fall-through latch (16). The control circuit sets the flip-flop in response to a selected edge transition in a first clock (.0..sub.1) when an appropriate external logical set signal (S) is received and resets the flip-flop in response to a selected edge transition in a second clock (.0..sub.2) when an appropriate feedback logical reset signal (R) is received. The latch provides the reset signal at a value corresponding to the current logic state of the flip-flop during each period running from the selected edge transition of the second clock to its opposite edge transition and at a value corresponding to the logic state of the flip-flop that exists just before each opposite edge transition of the second clock during each remaining following period.

    摘要翻译： 读可重置存储器电路包括由触发器（FF）和边沿触发控制电路（CC）以及直通锁存器（16）组成的触发器电路（10）。 当接收到适当的外部逻辑设置信号（S）时，控制电路响应于第一时钟（O1）中的所选择的边沿跃迁来设置触发器，并且响应于第二时钟中所选择的边沿转换来复位触发器 时钟（O2），当接收到适当的反馈逻辑复位信号（R）时。 锁存器在从所选择的第二时钟的边沿转变到其相对边沿转变的每个周期期间以及对应于翻转的逻辑状态的值，在与触发器的当前逻辑状态对应的值处提供复位信号 在每个剩余的后续周期中恰好在第二个时钟的每个相对边缘转换之前存在的跳转。