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    STATIC IMAGE POWER MANAGEMENT
    2.
    发明申请
    STATIC IMAGE POWER MANAGEMENT 审中-公开
    静态图像功率管理

    公开(公告)号：US20130155090A1

    公开(公告)日：2013-06-20

    申请号：US13326065

    申请日：2011-12-14

    申请人： Fariborz Pourbigharaz ,  Carl Kazumi Mizuyabu ,  Khosro M. Rabii ,  John Chi Kit Wong ,  Gary Arthur Ciambella ,  Chia-Yuan Teng ,  Tauseef Kazi

    发明人： Fariborz Pourbigharaz ,  Carl Kazumi Mizuyabu ,  Khosro M. Rabii ,  John Chi Kit Wong ,  Gary Arthur Ciambella ,  Chia-Yuan Teng ,  Tauseef Kazi

    IPC分类号： G09G5/02 ,  G09G5/39

    CPC分类号： G06F1/3265 ,  G06F1/3218 ,  Y02D10/153 ,  Y02D50/20

    摘要： This disclosure describes techniques for reducing power consumption of a display device. According to these techniques, a display device is configured to determine whether an image to be displayed by the display device has become static. In response to identifying such a static image, the display device may operate in a static image mode. According to the static image mode, the display device may read a current frame of image data, modify the current frame of image data to generate a modified frame of image data with a reduced size, and store the modified image data in memory. The display device may read the modified image data from memory to present the static image, which may reduce power consumption of the display device.

    摘要翻译： 本公开描述了用于降低显示设备的功耗的技术。 根据这些技术，显示装置被配置为确定显示装置要显示的图像是否变得静止。 响应于识别这样的静态图像，显示装置可以以静态图像模式操作。 根据静态图像模式，显示装置可以读取图像数据的当前帧，修改图像数据的当前帧以生成具有减小尺寸的图像数据的修改帧，并将修改的图像数据存储在存储器中。 显示装置可以从存储器读取经修改的图像数据以呈现静态图像，这可以降低显示装置的功耗。

    METHODS AND APPARATUS FOR CLOCK SIMULATION WITH CALIBRATION
    3.
    发明申请
    METHODS AND APPARATUS FOR CLOCK SIMULATION WITH CALIBRATION 有权
    用于时钟模拟与校准的方法和装置

    公开(公告)号：US20100114552A1

    公开(公告)日：2010-05-06

    申请号：US12265665

    申请日：2008-11-05

    申请人： Lukai Cai ,  Mahesh Sridharan ,  Tauseef Kazi

    发明人： Lukai Cai ,  Mahesh Sridharan ,  Tauseef Kazi

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5022

    摘要： A method for clock modeling in a simulation tool is described. An internal time (I) may be defined that governs the simulator tool's clock period. An external time (E) may be defined. The internal time may have a smaller resolution than the external time. A calibration period (C) may be defined for the clock. The calibration period may be smaller than 0.5E and greater than I. The largest inaccuracy of any clock edge may be monitored, and the clock may be calibrated if the largest inaccuracy is greater than (C−1).

    摘要翻译： 描述了模拟工具中时钟建模的方法。 可以定义内部时间（I）来控制模拟器工具的时钟周期。 可以定义外部时间（E）。 内部时间可能比外部时间更小的分辨率。 可以为时钟定义校准周期（C）。 校准周期可以小于0.5E且大于I.可以监视任何时钟沿的最大不准确度，并且如果最大不准确度大于（C-1），则可校准时钟。

    Dynamic voltage scaling system
    4.
    发明申请
    Dynamic voltage scaling system 有权
    动态电压缩放系统

    公开(公告)号：US20050251700A1

    公开(公告)日：2005-11-10

    申请号：US10840635

    申请日：2004-05-05

    申请人： Eric Henderson ,  Michael Drop ,  Tauseef Kazi

    发明人： Eric Henderson ,  Michael Drop ,  Tauseef Kazi

    IPC分类号： G06F1/32 ,  H04L7/00

    CPC分类号： G06F1/3296 ,  G06F1/3203 ,  Y02D10/172

    摘要： Methods and apparatus for implementing a Dynamic Voltage Scaling (DVS) system are presented herein. In one embodiment, an embedded delay checker (EDC) cell is used to measure the actual activity and delay of a critical path within a microprocessor core, which is the basis for dynamically altering the voltage to the core. In another embodiment, a slaved ring oscillator (SRO) cell is placed adjacent to the microprocessor core and is used along with EDC cells to provide redundancy to a DVS system.

    摘要翻译： 本文介绍了实现动态电压调节（DVS）系统的方法和设备。 在一个实施例中，使用嵌入式延迟检查器（EDC）单元来测量微处理器内核内的关键路径的实际活动和延迟，这是动态地改变对核心的电压的基础。 在另一个实施例中，从属环形振荡器（SRO）单元放置在与微处理器核心相邻的位置处，并与EDC单元一起使用以向DVS系统提供冗余。

    SYSTEMS AND METHODS FOR IMPROVING DIGITAL SYSTEM SIMULATION SPEED BY CLOCK PHASE GATING
    5.
    发明申请
    SYSTEMS AND METHODS FOR IMPROVING DIGITAL SYSTEM SIMULATION SPEED BY CLOCK PHASE GATING 有权
    通过时钟相位增益改进数字系统模拟速度的系统和方法

    公开(公告)号：US20100114551A1

    公开(公告)日：2010-05-06

    申请号：US12265661

    申请日：2008-11-05

    申请人： Tauseef Kazi ,  Haobo Yu ,  Lukai Cai ,  Mahesh Sridharan ,  Viraphol Chaiyakul

    发明人： Tauseef Kazi ,  Haobo Yu ,  Lukai Cai ,  Mahesh Sridharan ,  Viraphol Chaiyakul

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5031

    摘要： An apparatus for simulating digital systems is described. The apparatus includes a processor and memory in electronic communication with the processor. Instructions that are executable by the processor are stored in the memory. A simulation tool is started. The simulation tool is capable of simulating a plurality of components. A clock phase is adjusted to be turned off for at least one of the components. A digital system is simulated that includes the at least one component. The simulation does not simulate the clock phase for the at least one component.

    摘要翻译： 描述了一种用于模拟数字系统的装置。 该装置包括处理器和与处理器电子通信的存储器。 可由处理器执行的指令存储在存储器中。 开始一个模拟工具。 仿真工具能够模拟多个组件。 对于至少一个组件，时钟相位被调整为关闭。 模拟包括至少一个组件的数字系统。 模拟不会模拟至少一个组件的时钟相位。

    Systems and methods for testing packaged dies
    6.
    发明申请
    Systems and methods for testing packaged dies 失效
    包装模具的测试系统和方法

    公开(公告)号：US20050236703A1

    公开(公告)日：2005-10-27

    申请号：US10830910

    申请日：2004-04-22

    申请人： Tauseef Kazi ,  Jeff Gemar ,  Vaishnav Srinivas ,  Vivek Mohan

    发明人： Tauseef Kazi ,  Jeff Gemar ,  Vaishnav Srinivas ,  Vivek Mohan

    IPC分类号： G01R31/30 ,  G01R31/3185 ,  H01L23/02

    CPC分类号： G01R31/3008 ,  G01R31/318505 ,  G01R31/318533

    摘要： A main die and a stacked die are included in the same component package. A transmission gate (370) is implemented on the main die, and can be enabled to receive leakage current in a connection (318) between the main die and the stacked die, and to conduct the leakage current to a bonding pad (344) that is accessible external to the package. Thus, the connectivity between the main die and the stacked die can be tested after the dies are packaged. The transmission gate is disabled during high-speed testing and normal operation. The package can also include a multiplexer (364) that is enabled during high-speed testing to input and output test signals at the package level. A direction signal is used to indicate whether test signals are being input to or output from the main die.

    摘要翻译： 主模具和堆叠模具包括在相同的组件封装中。 在主管芯上实现传输门（370），并且能够在主管芯和堆叠管芯之间的连接（318）中接收泄漏电流，并将泄漏电流传导到接合焊盘（344） 可以在包装外部访问。 因此，可以在封装模具之后测试主模具和堆叠模具之间的连接性。 传输门在高速测试和正常运行期间被禁用。 封装还可以包括多路复用器（364），其在高速测试期间被启用以在封装级别输入和输出测试信号。 方向信号用于指示测试信号是否被输入到主模具或从主模块输出。

    Dynamic voltage scaling system
    7.
    发明授权
    Dynamic voltage scaling system 有权
    动态电压缩放系统

    公开(公告)号：US07437580B2

    公开(公告)日：2008-10-14

    申请号：US10840635

    申请日：2004-05-05

    申请人： Eric L. Henderson ,  Michael Drop ,  Tauseef Kazi

    发明人： Eric L. Henderson ,  Michael Drop ,  Tauseef Kazi

    IPC分类号： G06F1/32

    CPC分类号： G06F1/3296 ,  G06F1/3203 ,  Y02D10/172

    摘要： Methods and apparatus for implementing a Dynamic Voltage Scaling (DVS) system are presented herein. In one embodiment, an embedded delay checker (EDC) cell is used to measure the actual activity and delay of a critical path within a microprocessor core, which is the basis for dynamically altering the voltage to the core. In another embodiment, a slaved ring oscillator (SRO) cell is placed adjacent to the microprocessor core and is used along with EDC cells to provide redundancy to a DVS system.

    摘要翻译： 本文介绍了实现动态电压调节（DVS）系统的方法和设备。 在一个实施例中，使用嵌入式延迟检查器（EDC）单元来测量微处理器内核内的关键路径的实际活动和延迟，这是动态地改变对核心的电压的基础。 在另一个实施例中，从属环形振荡器（SRO）单元放置在与微处理器核心相邻的位置处，并与EDC单元一起使用以向DVS系统提供冗余。

    Methods and apparatus for clock simulation with calibration
    8.
    发明授权
    Methods and apparatus for clock simulation with calibration 有权
    用于校准时钟仿真的方法和装置

    公开(公告)号：US08407037B2

    公开(公告)日：2013-03-26

    申请号：US12265665

    申请日：2008-11-05

    申请人： Lukai Cai ,  Mahesh Sridharan ,  Tauseef Kazi

    发明人： Lukai Cai ,  Mahesh Sridharan ,  Tauseef Kazi

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5022

    摘要： A method for clock modeling in a simulation tool is described. An internal time (I) may be defined that governs the simulator tool's clock period. An external time (E) may be defined. The internal time may have a smaller resolution than the external time. A calibration period (C) may be defined for the clock. The calibration period may be smaller than 0.5E and greater than I. The largest inaccuracy of any clock edge may be monitored, and the clock may be calibrated if the largest inaccuracy is greater than (C−1).

    摘要翻译： 描述了模拟工具中时钟建模的方法。 可以定义内部时间（I）来控制模拟器工具的时钟周期。 可以定义外部时间（E）。 内部时间可能比外部时间更小的分辨率。 可以为时钟定义校准周期（C）。 校准周期可以小于0.5E且大于I.可以监视任何时钟沿的最大不准确度，并且如果最大不准确度大于（C-1），则可校准时钟。

    Systems and methods for testing packaged dies
    9.
    发明申请
    Systems and methods for testing packaged dies 有权
    包装模具的测试系统和方法

    公开(公告)号：US20060214276A1

    公开(公告)日：2006-09-28

    申请号：US11436452

    申请日：2006-05-18

    申请人： Tauseef Kazi ,  Jeff Gemar ,  Vaishnav Srinivas ,  Vivek Mohan

    发明人： Tauseef Kazi ,  Jeff Gemar ,  Vaishnav Srinivas ,  Vivek Mohan

    IPC分类号： H01L23/02

    CPC分类号： G01R31/3008 ,  G01R31/318505 ,  G01R31/318533

    摘要： A main die and a stacked die are included in the same component package. A transmission gate (370) is implemented on the main die, and can be enabled to receive leakage current in a connection (318) between the main die and the stacked die, and to conduct the leakage current to a bonding pad (344) that is accessible external to the package. Thus, the connectivity between the main die and the stacked die can be tested after the dies are packaged. The transmission gate is disabled during high-speed testing and normal operation. The package can also include a multiplexer (364) that is enabled during high-speed testing to input and output test signals at the package level. A direction signal is used to indicate whether test signals are being input to or output from the main die.

    摘要翻译： 主模具和堆叠模具包括在相同的组件封装中。 在主管芯上实现传输门（370），并且能够在主管芯和堆叠管芯之间的连接（318）中接收泄漏电流，并将泄漏电流传导到接合焊盘（344） 可以在包装外部访问。 因此，可以在封装模具之后测试主模具和堆叠模具之间的连接性。 传输门在高速测试和正常运行期间被禁用。 封装还可以包括多路复用器（364），其在高速测试期间被启用以在封装级别输入和输出测试信号。 方向信号用于指示测试信号是否被输入到主模具或从主模块输出。

    Systems and methods for improving digital system simulation speed by clock phase gating
    10.
    发明授权
    Systems and methods for improving digital system simulation speed by clock phase gating 有权
    通过时钟相位选通提高数字系统仿真速度的系统和方法

    公开(公告)号：US08140316B2

    公开(公告)日：2012-03-20

    申请号：US12265661

    申请日：2008-11-05

    申请人： Tauseef Kazi ,  Haobo Yu ,  Lukai Cai ,  Mahesh Sridharan ,  Viraphol Chaiyakul

    发明人： Tauseef Kazi ,  Haobo Yu ,  Lukai Cai ,  Mahesh Sridharan ,  Viraphol Chaiyakul

    IPC分类号： G06F17/50 ,  G06F3/00

    CPC分类号： G06F17/5031

    摘要： An apparatus for simulating digital systems is described. The apparatus includes a processor and memory in electronic communication with the processor. Instructions that are executable by the processor are stored in the memory. A simulation tool is started. The simulation tool is capable of simulating a plurality of components. A clock phase is adjusted to be turned off for at least one of the components. A digital system is simulated that includes the at least one component. The simulation does not simulate the clock phase for the at least one component.

    摘要翻译： 描述了一种用于模拟数字系统的装置。 该装置包括处理器和与处理器电子通信的存储器。 可由处理器执行的指令存储在存储器中。 开始一个模拟工具。 仿真工具能够模拟多个组件。 对于至少一个组件，时钟相位被调整为关闭。 模拟包括至少一个组件的数字系统。 模拟不会模拟至少一个组件的时钟相位。