公开(公告)号：US20100289111A1

公开(公告)日：2010-11-18

申请号：US12707347

申请日：2010-02-17

申请人： Yun-Han Lee ,  Wu-An Kuo

发明人： Yun-Han Lee ,  Wu-An Kuo

IPC分类号： H01L23/544 ,  G06F17/50

CPC分类号： G06F17/5072

摘要： A system and method for designing integrated circuits is disclosed. An embodiment comprises placing a standard cell with a first cell height into a cell row with a different height. The standard cell may have a height smaller than the cell row or else may have a height that is larger than the cell row. Vertical fillers and horizontal fillers are utilized to extend and connect the standard cell to adjacent cells without having to redesign the entire cell row.

摘要翻译： 公开了一种用于设计集成电路的系统和方法。 一个实施例包括将具有第一单元高度的标准单元放置到具有不同高度的单元行中。 标准单元可以具有小于单元行的高度，或者可以具有大于单元行的高度。 使用垂直填料和水平填料将标准池延伸并连接到相邻的单元，而不必重新设计整个单元行。

公开(公告)号：US08631377B2

公开(公告)日：2014-01-14

申请号：US12707347

申请日：2010-02-17

申请人： Yun-Han Lee ,  Wu-An Kuo

发明人： Yun-Han Lee ,  Wu-An Kuo

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A system and method for designing integrated circuits is disclosed. An embodiment comprises placing a standard cell with a first cell height into a cell row with a different height. The standard cell may have a height smaller than the cell row or else may have a height that is larger than the cell row. Vertical fillers and horizontal fillers are utilized to extend and connect the standard cell to adjacent cells without having to redesign the entire cell row.

摘要翻译： 公开了一种用于设计集成电路的系统和方法。 一个实施例包括将具有第一单元高度的标准单元放置到具有不同高度的单元行中。 标准单元可以具有小于单元行的高度，或者可以具有大于单元行的高度。 使用垂直填料和水平填料将标准池延伸并连接到相邻的单元，而不必重新设计整个单元行。

公开(公告)号：US08347132B2

公开(公告)日：2013-01-01

申请号：US12619428

申请日：2009-11-16

申请人： Lee-Chung Lu ,  Chung-Hsing Wang ,  Myron Shak ,  Wei-Pin Changchien ,  Kuo-Yin Chen ,  Chi Wei Hu ,  Kevin Hung ,  Wu-An Kuo

发明人： Lee-Chung Lu ,  Chung-Hsing Wang ,  Myron Shak ,  Wei-Pin Changchien ,  Kuo-Yin Chen ,  Chi Wei Hu ,  Kevin Hung ,  Wu-An Kuo

IPC分类号： G06F1/00

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/3237 ,  Y02D10/128 ,  Y02D10/171 ,  Y02D50/20

摘要： A system and method for reducing active power in processors is disclosed. A method embodiment comprises the steps of determining when a particular logic block is inactive, determining the powered state of the particular logic block, isolating the particular logic block from a main processor core, and powering off the particular logic block. When the system needs the particular logic block, the method further comprises reactivating the block. A system embodiment comprises software and a processor coupled to a clock control module, an isolation control module and a header/footer module, operable to isolate a particular logic block and power off a particular logic block, thereby reducing power. Another embodiment comprises a logic module coupled to a clock by a clock gating module, an isolation module for isolating the logic module, a header/footer module for disabling power to the logic module, and a power and clock gating control module for controlling the clock gating module and the header/footer module.

摘要翻译： 公开了一种用于减少处理器中的有功功率的系统和方法。 方法实施例包括以下步骤：确定特定逻辑块何时不活动，确定特定逻辑块的供电状态，将特定逻辑块与主处理器内核隔离，以及断开特定逻辑块。 当系统需要特定逻辑块时，该方法还包括重新激活该块。 系统实施例包括耦合到时钟控制模块，隔离控制模块和报头/页脚模块的软件和处理器，其可操作以隔离特定逻辑块并关闭特定逻辑块，从而降低功率。 另一个实施例包括通过时钟门控模块耦合到时钟的逻辑模块，用于隔离逻辑模块的隔离模块，用于禁止对逻辑模块供电的报头/页脚模块，以及用于控制时钟的电源和时钟门控控制模块 门控模块和页眉/页脚模块。

公开(公告)号：US20100174933A1

公开(公告)日：2010-07-08

申请号：US12619428

申请日：2009-11-16

申请人： Lee-Chung Lu ,  Chung-Hsing Wang ,  Myron Shak ,  Wei-Pin Changchien ,  Kuo-Yin Chen ,  Chi Wei Hu ,  Kevin Hung ,  Wu-An Kuo

发明人： Lee-Chung Lu ,  Chung-Hsing Wang ,  Myron Shak ,  Wei-Pin Changchien ,  Kuo-Yin Chen ,  Chi Wei Hu ,  Kevin Hung ,  Wu-An Kuo

IPC分类号： G06F1/00

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/3237 ,  Y02D10/128 ,  Y02D10/171 ,  Y02D50/20

摘要： A system and method for reducing active power in processors is disclosed. A method embodiment comprises the steps of determining when a particular logic block is inactive, determining the powered state of the particular logic block, isolating the particular logic block from a main processor core, and powering off the particular logic block. When the system needs the particular logic block, the method further comprises reactivating the block. A system embodiment comprises software and a processor coupled to a clock control module, an isolation control module and a header/footer module, operable to isolate a particular logic block and power off a particular logic block, thereby reducing power. Another embodiment comprises a logic module coupled to a clock by a clock gating module, an isolation module for isolating the logic module, a header/footer module for disabling power to the logic module, and a power and clock gating control module for controlling the clock gating module and the header/footer module.

摘要翻译： 公开了一种用于减少处理器中的有功功率的系统和方法。 方法实施例包括以下步骤：确定特定逻辑块何时不活动，确定特定逻辑块的供电状态，将特定逻辑块与主处理器内核隔离，以及断开特定逻辑块。 当系统需要特定逻辑块时，该方法还包括重新激活该块。 系统实施例包括耦合到时钟控制模块，隔离控制模块和报头/页脚模块的软件和处理器，其可操作以隔离特定逻辑块并关闭特定逻辑块，从而降低功率。 另一个实施例包括通过时钟门控模块耦合到时钟的逻辑模块，用于隔离逻辑模块的隔离模块，用于禁止对逻辑模块供电的报头/页脚模块，以及用于控制时钟的电源和时钟门控控制模块 门控模块和页眉/页脚模块。