公开(公告)号：US08347132B2

公开(公告)日：2013-01-01

申请号：US12619428

申请日：2009-11-16

申请人： Lee-Chung Lu ,  Chung-Hsing Wang ,  Myron Shak ,  Wei-Pin Changchien ,  Kuo-Yin Chen ,  Chi Wei Hu ,  Kevin Hung ,  Wu-An Kuo

发明人： Lee-Chung Lu ,  Chung-Hsing Wang ,  Myron Shak ,  Wei-Pin Changchien ,  Kuo-Yin Chen ,  Chi Wei Hu ,  Kevin Hung ,  Wu-An Kuo

IPC分类号： G06F1/00

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/3237 ,  Y02D10/128 ,  Y02D10/171 ,  Y02D50/20

摘要： A system and method for reducing active power in processors is disclosed. A method embodiment comprises the steps of determining when a particular logic block is inactive, determining the powered state of the particular logic block, isolating the particular logic block from a main processor core, and powering off the particular logic block. When the system needs the particular logic block, the method further comprises reactivating the block. A system embodiment comprises software and a processor coupled to a clock control module, an isolation control module and a header/footer module, operable to isolate a particular logic block and power off a particular logic block, thereby reducing power. Another embodiment comprises a logic module coupled to a clock by a clock gating module, an isolation module for isolating the logic module, a header/footer module for disabling power to the logic module, and a power and clock gating control module for controlling the clock gating module and the header/footer module.

摘要翻译： 公开了一种用于减少处理器中的有功功率的系统和方法。 方法实施例包括以下步骤：确定特定逻辑块何时不活动，确定特定逻辑块的供电状态，将特定逻辑块与主处理器内核隔离，以及断开特定逻辑块。 当系统需要特定逻辑块时，该方法还包括重新激活该块。 系统实施例包括耦合到时钟控制模块，隔离控制模块和报头/页脚模块的软件和处理器，其可操作以隔离特定逻辑块并关闭特定逻辑块，从而降低功率。 另一个实施例包括通过时钟门控模块耦合到时钟的逻辑模块，用于隔离逻辑模块的隔离模块，用于禁止对逻辑模块供电的报头/页脚模块，以及用于控制时钟的电源和时钟门控控制模块 门控模块和页眉/页脚模块。

公开(公告)号：US20100174933A1

公开(公告)日：2010-07-08

申请号：US12619428

申请日：2009-11-16

申请人： Lee-Chung Lu ,  Chung-Hsing Wang ,  Myron Shak ,  Wei-Pin Changchien ,  Kuo-Yin Chen ,  Chi Wei Hu ,  Kevin Hung ,  Wu-An Kuo

发明人： Lee-Chung Lu ,  Chung-Hsing Wang ,  Myron Shak ,  Wei-Pin Changchien ,  Kuo-Yin Chen ,  Chi Wei Hu ,  Kevin Hung ,  Wu-An Kuo

IPC分类号： G06F1/00

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/3237 ,  Y02D10/128 ,  Y02D10/171 ,  Y02D50/20

摘要： A system and method for reducing active power in processors is disclosed. A method embodiment comprises the steps of determining when a particular logic block is inactive, determining the powered state of the particular logic block, isolating the particular logic block from a main processor core, and powering off the particular logic block. When the system needs the particular logic block, the method further comprises reactivating the block. A system embodiment comprises software and a processor coupled to a clock control module, an isolation control module and a header/footer module, operable to isolate a particular logic block and power off a particular logic block, thereby reducing power. Another embodiment comprises a logic module coupled to a clock by a clock gating module, an isolation module for isolating the logic module, a header/footer module for disabling power to the logic module, and a power and clock gating control module for controlling the clock gating module and the header/footer module.

摘要翻译： 公开了一种用于减少处理器中的有功功率的系统和方法。 方法实施例包括以下步骤：确定特定逻辑块何时不活动，确定特定逻辑块的供电状态，将特定逻辑块与主处理器内核隔离，以及断开特定逻辑块。 当系统需要特定逻辑块时，该方法还包括重新激活该块。 系统实施例包括耦合到时钟控制模块，隔离控制模块和报头/页脚模块的软件和处理器，其可操作以隔离特定逻辑块并关闭特定逻辑块，从而降低功率。 另一个实施例包括通过时钟门控模块耦合到时钟的逻辑模块，用于隔离逻辑模块的隔离模块，用于禁止对逻辑模块供电的报头/页脚模块，以及用于控制时钟的电源和时钟门控控制模块 门控模块和页眉/页脚模块。

公开(公告)号：US20060217916A1

公开(公告)日：2006-09-28

申请号：US11089108

申请日：2005-03-24

申请人： Chia-Lin Cheng ,  E. Wu ,  Shih-Cherng Chang ,  Kuo-Yin Chen

发明人： Chia-Lin Cheng ,  E. Wu ,  Shih-Cherng Chang ,  Kuo-Yin Chen

IPC分类号： G01R27/28

CPC分类号： G06F17/5081

摘要： A method and system for integrally checking a chip layout dataset and a package substrate layout dataset for errors are disclosed. The package substrate layout dataset is converted from a first format into a second format in which the chip layout dataset is provided. The chip layout dataset of the second format is combined with the package substrate layout dataset of the second format into a combined dataset. The combined dataset is then checked for errors or design rule violations.

摘要翻译： 公开了一种用于整体检查芯片布局数据集和错误的封装基板布局数据集的方法和系统。 封装衬底布局数据集从第一格式转换成提供芯片布局数据集的第二格式。 第二格式的芯片布局数据集与第二格式的封装基板布局数据组合成为组合数据集。 然后检查组合数据集是否有错误或设计规则违规。

公开(公告)号：US07257784B2

公开(公告)日：2007-08-14

申请号：US11089108

申请日：2005-03-24

申请人： Chia-Lin Cheng ,  EJ Wu ,  Shih-Cheng Chang ,  Kuo-Yin Chen

发明人： Chia-Lin Cheng ,  EJ Wu ,  Shih-Cheng Chang ,  Kuo-Yin Chen

IPC分类号： G06F17/50

CPC分类号： G06F17/5081

摘要： A method and system for integrally checking a chip layout dataset and a package substrate layout dataset for errors are disclosed. The package substrate layout dataset is converted from a first format into a second format in which the chip layout dataset is provided. The chip layout dataset of the second format is combined with the package substrate layout dataset of the second format into a combined dataset. The combined dataset is then checked for errors or design rule violations.

摘要翻译： 公开了一种用于整体检查芯片布局数据集和错误的封装基板布局数据集的方法和系统。 封装衬底布局数据集从第一格式转换成提供芯片布局数据集的第二格式。 第二格式的芯片布局数据集与第二格式的封装基板布局数据组合成为组合数据集。 然后检查组合数据集是否有错误或设计规则违规。