公开(公告)号：US20070152342A1

公开(公告)日：2007-07-05

申请号：US11323484

申请日：2005-12-30

申请人： Jung-Chih Tsao ,  Kei-Wei Chen ,  Ying-Jing Lu ,  Yu-Sheng Wang ,  Yu-Ku Lin

发明人： Jung-Chih Tsao ,  Kei-Wei Chen ,  Ying-Jing Lu ,  Yu-Sheng Wang ,  Yu-Ku Lin

IPC分类号： H01L23/52

CPC分类号： H01L21/76844 ,  H01L21/76805 ,  H01L21/76846 ,  H01L21/76865 ,  H01L23/5226 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

摘要： Via structure and process flow for interconnection in a semiconductor product. A bottom metal layer is provided to represent a connection layer in the semiconductor product. An isolation layer on the bottom metal layer comprises a via hole exposing a portion of the bottom metal layer. The via hole comprises a sidewall and a bottom. A first barrier metal layer is disposed on the sidewall of the via hole, but not on the bottom of the via hole. A metal under-layer is formed on the bottom of the via hole and on the first barrier metal layer. A second barrier metal layer is formed on the metal under-layer. A metal fill layer fills the via hole. A lattice mismatch between the metal under-layer and the second barrier metal layer is less than about 5%.

摘要翻译： 通过半导体产品互连的结构和工艺流程。 提供底部金属层以表示半导体产品中的连接层。 底部金属层上的隔离层包括露出底部金属层的一部分的通孔。 通孔包括侧壁和底部。 第一阻挡金属层设置在通孔的侧壁上，但不设置在通孔的底部。 在通孔的底部和第一阻挡金属层上形成金属底层。 在金属底层上形成第二阻挡金属层。 金属填充层填充通孔。 金属底层和第二阻挡金属层之间的晶格失配小于约5％。

公开(公告)号：US07417321B2

公开(公告)日：2008-08-26

申请号：US11323484

申请日：2005-12-30

申请人： Jung-Chih Tsao ,  Kei-Wei Chen ,  Ying-Jing Lu ,  Yu-Sheng Wang ,  Yu-Ku Lin

发明人： Jung-Chih Tsao ,  Kei-Wei Chen ,  Ying-Jing Lu ,  Yu-Sheng Wang ,  Yu-Ku Lin

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC分类号： H01L21/76844 ,  H01L21/76805 ,  H01L21/76846 ,  H01L21/76865 ,  H01L23/5226 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

摘要： Via structure and process flow for interconnection in a semiconductor product. A bottom metal layer is provided to represent a connection layer in the semiconductor product. An isolation layer on the bottom metal layer comprises a via hole exposing a portion of the bottom metal layer. The via hole comprises a sidewall and a bottom. A first barrier metal layer is disposed on the sidewall of the via hole, but not on the bottom of the via hole. A metal under-layer is formed on the bottom of the via hole and on the first barrier metal layer. A second barrier metal layer is formed on the metal under-layer. A metal fill layer fills the via hole. A lattice mismatch between the metal under-layer and the second barrier metal layer is less than about 5%.

摘要翻译： 通过半导体产品互连的结构和工艺流程。 提供底部金属层以表示半导体产品中的连接层。 底部金属层上的隔离层包括露出底部金属层的一部分的通孔。 通孔包括侧壁和底部。 第一阻挡金属层设置在通孔的侧壁上，但不设置在通孔的底部。 在通孔的底部和第一阻挡金属层上形成金属底层。 在金属底层上形成第二阻挡金属层。 金属填充层填充通孔。 金属底层和第二阻挡金属层之间的晶格失配小于约5％。

公开(公告)号：US20060213778A1

公开(公告)日：2006-09-28

申请号：US11089404

申请日：2005-03-23

申请人： Hsi-Kuei Cheng ,  Steven Lin ,  Chih-Chang Huang ,  Tzu-Ling Liao ,  Hsien-Ping Peng ,  Ming-Yuan Cheng ,  Ying-Jing Lu ,  Chieh-Tsao Wang ,  Ray Chuang ,  Chen-Peng Fan

发明人： Hsi-Kuei Cheng ,  Steven Lin ,  Chih-Chang Huang ,  Tzu-Ling Liao ,  Hsien-Ping Peng ,  Ming-Yuan Cheng ,  Ying-Jing Lu ,  Chieh-Tsao Wang ,  Ray Chuang ,  Chen-Peng Fan

IPC分类号： C25D5/18 ,  C25D5/02

CPC分类号： C25D5/18 ,  C25D5/02 ,  C25D7/123 ,  H01L21/2885

摘要： A method of electroplating conductive material on semiconductor wafers improves deposited film quality by providing greater control over the formation of the film grain structure. Better grain size control is achieved by applying a continuous DC plating current to the wafer which avoids sharp discontinuities in the current as the applied current is increased in successive stages during a plating cycle. Current discontinuities are avoided by gradually increasing the current in a ramp-like fashion between the successive plating stages.

摘要翻译： 在半导体晶片上电镀导电材料的方法通过提供对薄膜晶粒结构的形成的更大控制来提高沉积膜质量。 通过向晶片施加连续的直流电镀电流来实现更好的晶粒尺寸控制，其避免了在电镀循环期间的连续阶段中所施加的电流增加的电流中的尖锐的不连续性。 通过在连续的电镀阶段之间以斜坡状的方式逐渐增加电流来避免电流不连续性。