公开(公告)号：US07539879B2

公开(公告)日：2009-05-26

申请号：US10561627

申请日：2003-12-03

申请人： Andrei Terechko ,  Manish Garg

发明人： Andrei Terechko ,  Manish Garg

IPC分类号： G06F1/00 ,  G06F1/26 ,  G06F1/32

CPC分类号： G06F9/30141 ,  G06F1/3203 ,  G06F1/3225 ,  G06F1/3237 ,  G06F1/3275 ,  G06F1/3287 ,  G06F9/30083 ,  G06F9/3012 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D10/171

摘要： A circuit arrangement and method of controlling power dissipation utilize a register file (60) with power dissipation control capabilities through a banked register design coupled with enable logic (62, 82) that is configured to selectively disable unused banks (70) of registers by selectively gating off clock (74), address (76) and data (78) inputs supplied thereto.

摘要翻译： 一种控制功率消耗的电路装置和方法利用具有功率消耗控制能力的寄存器文件（60），该寄存器文件（60）具有耦合到使能逻辑（62,82）的组合寄存器设计，其被配置为通过选择性地禁用寄存器的未使用库（70） 选通提供给其的输入时钟（74），地址（76）和数据（78）。

公开(公告)号：US08181054B2

公开(公告)日：2012-05-15

申请号：US13117314

申请日：2011-05-27

申请人： Andrei Terechko ,  Manish Garg

发明人： Andrei Terechko ,  Manish Garg

IPC分类号： G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  G06F1/3275 ,  G06F1/3287 ,  G06F9/30083 ,  G06F9/30101 ,  G06F9/3012 ,  G06F9/30141 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D10/171

摘要： A circuit arrangement and method of executing program code which utilize power control instructions capable of dynamically controlling power dissipation of multiple hardware resources during execution of a program by a processor. The processor configured to process such power control instructions and to maintain the power modes of the multiple hardware resources to that specified in an earlier-processed power control instruction, such that subsequently-processed instructions will be processed while the power modes of the multiple hardware resources are set to that specified by the earlier-processed power control instruction.

摘要翻译： 一种执行程序代码的电路装置和方法，其利用能够在由处理器执行程序的过程中动态地控制多个硬件资源的功耗的功率控制指令。 所述处理器被配置为处理这样​​的功率控制指令并且将多个硬件资源的功率模式维持在早期处理的功率控制指令中指定的功率模式，使得随后处理的指令将被处理，同时多个硬件资源的功率模式 被设置为由较早处理的功率控制指令指定的。

公开(公告)号：US20060168463A1

公开(公告)日：2006-07-27

申请号：US10561627

申请日：2003-12-03

申请人： Andrei Terechko ,  Manish Garg

发明人： Andrei Terechko ,  Manish Garg

IPC分类号： G06F1/30

CPC分类号： G06F9/30141 ,  G06F1/3203 ,  G06F1/3225 ,  G06F1/3237 ,  G06F1/3275 ,  G06F1/3287 ,  G06F9/30083 ,  G06F9/3012 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D10/171

摘要： A circuit arrangement and method of controlling power dissipation utilize a register file (60) with power dissipation control capabilities through a banked register design coupled with enable logic (62, 82) that is configured to selectively disable unused banks (70) of registers by selectively gating off clock (74), address (76) and data (78) inputs supplied thereto.

摘要翻译： 一种控制功率消耗的电路装置和方法利用具有功率消耗控制能力的寄存器文件（60），该寄存器文件（60）具有耦合到使能逻辑（62,82）的组合寄存器设计，其被配置为通过选择性地禁用寄存器的未使用库（70） 选通提供给其的输入时钟（74），地址（76）和数据（78）。

公开(公告)号：US20110231688A1

公开(公告)日：2011-09-22

申请号：US13117314

申请日：2011-05-27

申请人： Andrei Terechko ,  Manish Garg

发明人： Andrei Terechko ,  Manish Garg

IPC分类号： G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  G06F1/3275 ,  G06F1/3287 ,  G06F9/30083 ,  G06F9/30101 ,  G06F9/3012 ,  G06F9/30141 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D10/171

摘要： A circuit arrangement and method of executing program code which utilize power control instructions capable of dynamically controlling power dissipation of multiple hardware resources during execution of a program by a processor. The processor configured to process such power control instructions and to maintain the power modes of the multiple hardware resources to that specified in an earlier-processed power control instruction, such that subsequently-processed instructions will be processed while the power modes of the multiple hardware resources are set to that specified by the earlier-processed power control instruction.

摘要翻译： 一种执行程序代码的电路装置和方法，其利用能够在由处理器执行程序的过程中动态地控制多个硬件资源的功耗的功率控制指令。 所述处理器被配置为处理这样​​的功率控制指令并且将多个硬件资源的功率模式维持在早期处理的功率控制指令中指定的功率模式，使得随后处理的指令将被处理，同时多个硬件资源的功率模式 被设置为由较早处理的功率控制指令指定的。

公开(公告)号：US20090125742A1

公开(公告)日：2009-05-14

申请号：US12354364

申请日：2009-01-15

申请人： Andrei Terechko ,  Manish Garg

发明人： Andrei Terechko ,  Manish Garg

IPC分类号： G06F1/32 ,  G06F15/76

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  G06F1/3275 ,  G06F1/3287 ,  G06F9/30083 ,  G06F9/30101 ,  G06F9/3012 ,  G06F9/30141 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D10/171

摘要： A circuit arrangement and method of executing program code which utilize power control instructions capable of dynamically controlling power dissipation of multiple hardware resources during execution of a program by a processor. The processor configured to process such power control instructions and to maintain the power modes of the multiple hardware resources to that specified in an earlier-processed power control instruction, such that subsequently-processed instructions will be processed while the power modes of the multiple hardware resources are set to that specified by the earlier-processed power control instruction.

摘要翻译： 一种执行程序代码的电路装置和方法，其利用能够在由处理器执行程序的过程中动态地控制多个硬件资源的功耗的功率控制指令。 所述处理器被配置为处理这样​​的功率控制指令并且将多个硬件资源的功率模式维持在早期处理的功率控制指令中指定的功率模式，使得随后处理的指令将被处理，同时多个硬件资源的功率模式 被设置为由较早处理的功率控制指令指定的。

公开(公告)号：US20060179329A1

公开(公告)日：2006-08-10

申请号：US10561625

申请日：2003-12-03

申请人： Andrei Terechko ,  Manish Garg

发明人： Andrei Terechko ,  Manish Garg

IPC分类号： G06F1/26

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  G06F1/3275 ,  G06F1/3287 ,  G06F9/30083 ,  G06F9/30101 ,  G06F9/3012 ,  G06F9/30141 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D10/171

摘要： A circuit arrangement, method of executing program code and method of generating program code utilize power control instructions (90) capable of dynamically controlling power dissipation of multiple hardware resources (50-60) during execution of a program by a processor (14). Moreover, a processor (14) configured to process such power control instructions (90) is capable of maintaining the power modes of the multiple hardware resources (50-60) to that specified in an earlier-processed power control instruction (90), such that subsequently-processed instructions (90) will be processed while the power modes of the multiple hardware resources (50-60) are set to that specified by the earlier-processed power control instruction (90).

摘要翻译： 执行程序代码的电路装置，方法和产生程序代码的方法利用能够在处理器（14）执行程序期间动态地控制多个硬件资源（50-60）的功耗的功率控制指令（90）。 此外，被配置为处理这样​​的功率控制指令（90）的处理器（14）能够将多个硬件资源（50-60）的功率模式保持为在先前处理的功率控制指令（90）中指定的功率模式， 随后处理的指令（90）将被处理，同时多个硬件资源（50-60）的功率模式被设置为由较早处理的功率控制指令（90）指定的功率模式。

公开(公告)号：US07500126B2

公开(公告)日：2009-03-03

申请号：US10561625

申请日：2003-12-03

申请人： Andrei Terechko ,  Manish Garg

发明人： Andrei Terechko ,  Manish Garg

IPC分类号： G06F1/32 ,  G06F15/76

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  G06F1/3275 ,  G06F1/3287 ,  G06F9/30083 ,  G06F9/30101 ,  G06F9/3012 ,  G06F9/30141 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D10/171

摘要： A circuit arrangement, method of executing program code and method of generating program code utilize power control instructions (90) capable of dynamically controlling power dissipation of multiple hardware resources (50-60) during execution of a program by a processor (14). Moreover, a processor (14) configured to process such power control instructions (90) is capable of maintaining the power modes of the multiple hardware resources (50-60) to that specified in an earlier-processed power control instruction (90), such that subsequently-processed instructions (90) will be processed while the power modes of the multiple hardware resources (50-60) are set to that specified by the earlier-processed power control instruction (90).

摘要翻译： 执行程序代码的电路装置，方法和产生程序代码的方法利用能够在处理器（14）执行程序期间动态地控制多个硬件资源（50-60）的功耗的功率控制指令（90）。 此外，被配置为处理这样​​的功率控制指令（90）的处理器（14）能够将多个硬件资源（50-60）的功率模式保持在早期处理的功率控制指令（90）中指定的功率模式， 随后处理的指令（90）将被处理，同时多个硬件资源（50-60）的功率模式被设置为由较早处理的功率控制指令（90）指定的功率模式。

公开(公告)号：US20060095710A1

公开(公告)日：2006-05-04

申请号：US10540409

申请日：2003-11-28

申请人： Orlando Pires Dos Reis Moreira ,  Andrei Terechko ,  Victor Van Acht

发明人： Orlando Pires Dos Reis Moreira ,  Andrei Terechko ,  Victor Van Acht

IPC分类号： G06F15/00

CPC分类号： G06F9/3824 ,  G06F9/3828 ,  G06F9/3885 ,  G06F9/3891

摘要： The basic idea of the invention is to add switches along a bus, in order divide the bus into smaller independent segments by opening/closing said switches. A clustered Instruction Level Parallelism processor comprises a plurality of clusters (C1-C6) each comprising at least one register file (RF) and at least one functional unit (FU), a bus means (100) for connecting said clusters (C1-C6), wherein said bus (100) comprises a plurality of bus segments (100a, 100b, 100c), and switching means (200), which is arranged between adjacent bus segments (100a, 100b, 100c). Said switching means (200) are used for connecting or disconnecting adjacent bus segments (100a, 100b, 100c). Furthermore, a method for accessing a bus (100) in a clustered Instruction Level Parallelism processor is shown. Said bus (100) comprises at least one switching means (200) along said bus (100). A cluster can either perform a sending operation based on a source register and transfer word or a receiving operation based on a designation source register and a transfer word. Said switching means are then opened/closed according to said transfer word.

摘要翻译： 本发明的基本思想是沿总线添加开关，以便通过打开/关闭所述开关将总线划分成更小的独立段。 集群指令级并行处理器包括多个簇（C 1 -C 6），每个簇包括至少一个寄存器文件（RF）和至少一个功能单元（FU），总线装置（100），用于连接所述簇（C 其中所述总线（100）包括多个总线段（100a，100b，100c）和切换装置（200），其布置在相邻的总线段（100a，100b， 100 c）。 所述开关装置（200）用于连接或断开相邻的总线段（100a，100b，100c）。 此外，示出了用于访问集群指令级并行处理器中的总线（100）的方法。 所述总线（100）包括沿所述总线（100）的至少一个开关装置（200）。 集群可以基于源寄存器和基于指定源寄存器和传送字的传输字或接收操作来执行发送操作。 然后根据所述传送字来打开/关闭所述切换装置。

公开(公告)号：US20060200646A1

公开(公告)日：2006-09-07

申请号：US10552076

申请日：2004-03-29

申请人： Andrei Terechko

发明人： Andrei Terechko

IPC分类号： G06F9/30

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3828 ,  G06F9/3853 ,  G06F9/3891

摘要： The invention is based on the idea to specify operations from different cycles in one instruction and, consequently, to pipeline control connections to remote clusters. Therefore a data processing system is provided. Said system comprises a clustered ILP processor having a plurality of clusters each comprising at least one register file and at least one functional unit, as well as an instruction unit for issuing control signals to the clusters of said processor. The instruction unit is connected to each of said clusters via respective control connections. Furthermore, one or more pipeline register can be arranged in said control connections according to the distance between said instruction unit and the respective clusters.

摘要翻译： 本发明基于在一条指令中指定来自不同周期的操作以及由此到远程集群的流水线控制连接的思想。 因此，提供了数据处理系统。 所述系统包括具有多个集群的集群ILP处理器，每个集群包括至少一个寄存器文件和至少一个功能单元，以及用于向所述处理器的集群发布控制信号的指令单元。 指令单元通过相应的控制连接连接到每个所述集群。 此外，可以根据所述指令单元和各个簇之间的距离，在所述控制连接中布置一个或多个流水线寄存器。

公开(公告)号：US20060101233A1

公开(公告)日：2006-05-11

申请号：US10540702

申请日：2003-12-05

申请人： Andrei Terechko ,  Orlando Pires Dos Reis Moreira

发明人： Andrei Terechko ,  Orlando Pires Dos Reis Moreira

IPC分类号： G06F15/00

CPC分类号： G06F9/3885

摘要： The basic idea of the invention is to provide a clustered ILP processor based on a fully-connected inter-cluster network with a non-uniform latency. A clustered Instruction Level Parallelism processor is provided. Said processor comprises a plurality of clusters (C1-C6) each comprising at least one register file (RF) and at least one functional unit (FUI), wherein said clusters (C1-C6) are fully-connected to each other; and wherein the latency of the connections between said clusters (C1-C6) depends on the distance between said clusters (C1-C6).

摘要翻译： 本发明的基本思想是提供一种基于具有不均匀等待时间的完全连接的群集间网络的集群ILP处理器。 提供集群指令级并行处理器。 所述处理器包括多个簇（C1-C6），每个簇包括至少一个寄存器文件（RF）和至少一个功能单元（FUI），其中所述簇（C1-C6）彼此完全连接; 并且其中所述簇（C1-C6）之间的连接的等待时间取决于所述簇（C1-C6）之间的距离。