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    SYSTEM, APPARATUS, AND METHOD FOR SEGMENT REGISTER READ AND WRITE REGARDLESS OF PRIVILEGE LEVEL
    1.
    发明申请
    SYSTEM, APPARATUS, AND METHOD FOR SEGMENT REGISTER READ AND WRITE REGARDLESS OF PRIVILEGE LEVEL 有权
    系统，设备和分段注册读取和写入权限的优先权级别

    公开(公告)号：US20120166767A1

    公开(公告)日：2012-06-28

    申请号：US12976981

    申请日：2010-12-22

    申请人： Baiju V. Patel ,  Gilbert Neiger ,  Martin G. Dixon ,  James S. Coke ,  James B. Crossland

    发明人： Baiju V. Patel ,  Gilbert Neiger ,  Martin G. Dixon ,  James S. Coke ,  James B. Crossland

    IPC分类号： G06F9/312

    CPC分类号： G06F9/30032 ,  G06F9/30101 ,  G06F9/342

    摘要： Embodiments of systems, apparatuses, and methods for performing privilege agnostic segment base register read or write instruction are described. An exemplary method may include fetching the privilege agnostic segment base register write instruction, wherein the privilege agnostic write instruction includes a 64-bit data source operand, decoding the fetched privilege agnostic segment base register write instruction, and executing the decoded privilege agnostic segment base register write instruction to write the 64-bit data of the source operand into the segment base register identified by the opcode of the privilege agnostic segment base register write instruction.

    摘要翻译： 描述用于执行特权不可知段段基址寄存器读或写指令的系统，装置和方法的实施例。 一种示例性方法可以包括获取特权不可知段基址寄存器写指令，其中特权不可知写指令包括64位数据源操作数，对获取的特权不可知段基址寄存器写指令进行解码，以及执行解码的特权不可知段基址寄存器 写指令将源操作数的64位数据写入由特权不可知段基址寄存器写指令的操作码标识的段基寄存器中。

    System, apparatus, and method for segment register read and write regardless of privilege level
    2.
    发明授权
    System, apparatus, and method for segment register read and write regardless of privilege level 有权
    用于段寄存器读写的系统，设备和方法，无论权限级别如何

    公开(公告)号：US08938606B2

    公开(公告)日：2015-01-20

    申请号：US12976981

    申请日：2010-12-22

    申请人： Baiju V. Patel ,  Gilbert Neiger ,  Martin G. Dixon ,  James S. Coke ,  James B. Crossland

    发明人： Baiju V. Patel ,  Gilbert Neiger ,  Martin G. Dixon ,  James S. Coke ,  James B. Crossland

    IPC分类号： G06F9/30 ,  G06F9/34

    CPC分类号： G06F9/30032 ,  G06F9/30101 ,  G06F9/342

    摘要： Embodiments of systems, apparatuses, and methods for performing privilege agnostic segment base register read or write instruction are described. An exemplary method may include fetching the privilege agnostic segment base register write instruction, wherein the privilege agnostic write instruction includes a 64-bit data source operand, decoding the fetched privilege agnostic segment base register write instruction, and executing the decoded privilege agnostic segment base register write instruction to write the 64-bit data of the source operand into the segment base register identified by the opcode of the privilege agnostic segment base register write instruction.

    摘要翻译： 描述用于执行特权不可知段段基址寄存器读或写指令的系统，装置和方法的实施例。 一种示例性方法可以包括获取特权不可知段基址寄存器写指令，其中特权不可知写指令包括64位数据源操作数，对获取的特权不可知段基址寄存器写指令进行解码，以及执行解码的特权不可知段基址寄存器 写指令将源操作数的64位数据写入由特权不可知段基址寄存器写指令的操作码标识的段基寄存器中。

    INSTRUCTION SET EXTENSION USING 3-BYTE ESCAPE OPCODE
    7.
    发明申请
    INSTRUCTION SET EXTENSION USING 3-BYTE ESCAPE OPCODE 有权
    使用3字节ESCAPE操作码的指令集扩展

    公开(公告)号：US20130219152A1

    公开(公告)日：2013-08-22

    申请号：US13844471

    申请日：2013-03-15

    申请人： James S. Coke ,  Peter J. Ruscito ,  Masood Tahir ,  David B. Jackson ,  Ves A. Naydenov ,  Scott D. Rodgers ,  Bret L. Toll ,  Frank Binns

    发明人： James S. Coke ,  Peter J. Ruscito ,  Masood Tahir ,  David B. Jackson ,  Ves A. Naydenov ,  Scott D. Rodgers ,  Bret L. Toll ,  Frank Binns

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30149 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30185

    摘要： A method, apparatus and system are disclosed for decoding an instruction in a variable-length instruction set. The instruction is one of a set of new types of instructions that uses a new escape code value, which is two bytes in length, to indicate that a third opcode byte includes the instruction-specific opcode for a new instruction. The new instructions are defined such the length of each instruction in the opcode map for one of the new escape opcode values may be determined using the same set of inputs, where each of the inputs is relevant to determining the length of each instruction in the new opcode map. For at least one embodiment, the length of one of the new instructions is determined without evaluating the instruction-specific opcode.

    摘要翻译： 公开了用于对可变长度指令集中的指令进行解码的方法，装置和系统。 该指令是一组新的指令之一，它使用长度为两个字节的新的转义码值来指示第三个操作码字节包含新指令的指令特定操作码。 定义新指令，可以使用相同的一组输入来确定新的转义操作码值之一的操作码映射中每个指令的长度，其中每个输入与确定新指令中的每个指令的长度相关 操作码地图。 对于至少一个实施例，在不评估指令特定操作码的情况下确定新指令之一的长度。

    Method and apparatus for fast DMA transfer on an industry standard architecture (ISA) bus
    10.
    发明授权
    Method and apparatus for fast DMA transfer on an industry standard architecture (ISA) bus 失效
    用于工业标准架构（ISA）总线上快速DMA传输的方法和装置

    公开(公告)号：US5794070A

    公开(公告)日：1998-08-11

    申请号：US730777

    申请日：1996-10-16

    申请人： Jeffrey L. Rabe ,  Dave Smyth ,  David D. Lent ,  Sathyamurthi Sadhasivan ,  Dahmane Dahmani ,  Stephen T. Rowland ,  James S. Coke ,  Mitchell W. Dale

    发明人： Jeffrey L. Rabe ,  Dave Smyth ,  David D. Lent ,  Sathyamurthi Sadhasivan ,  Dahmane Dahmani ,  Stephen T. Rowland ,  James S. Coke ,  Mitchell W. Dale

    IPC分类号： G06F13/28 ,  G06F13/00

    CPC分类号： G06F13/28

    摘要： A computer system comprises a direct memory access (DMA) transfer unit and a plurality of DMA devices coupled by an external bus. The DMA transfer unit effectuates DMA transfers for the plurality of DMA devices. The DMA transfer unit contains a DMA controller, a bus arbiter, and a bus controller. The DMA controller and the bus controller generate a two-clock cycle DMA transfer. To effectuate a two-clock cycle DMA transfer, a requesting DMA device sets-up a DMA transfer with the DMA controller such that a DACK# signal is asserted during a first clock period. During a second clock period, the DMA controller sets-up the memory address. During a third clock period, the bus controller transitions a command signal on the external bus. Upon assertion of the command signal, valid data is asserted on the external bus. For demand and block mode operations, additional DMA transfers are executed in a two-clock cycle DMA transfer. The DMA controller and the bus controller also generate a three-clock cycle DMA transfer.

    摘要翻译： 计算机系统包括直接存储器访问（DMA）传送单元和通过外部总线耦合的多个DMA设备。 DMA传送单元为多个DMA设备实现DMA传输。 DMA传输单元包含DMA控制器，总线仲裁器和总线控制器。 DMA控制器和总线控制器产生一个两个时钟周期的DMA传输。 为了实现双时钟周期DMA传输，请求的DMA设备与DMA控制器建立DMA传输，使得在第一时钟周期期间断言DACK＃信号。 在第二个时钟周期内，DMA控制器设置存储器地址。 在第三个时钟周期内，总线控制器转换外部总线上的命令信号。 在断言命令信号时，有效数据在外部总线上被断言。 对于需求和块模式操作，在两个时钟周期的DMA传输中执行额外的DMA传输。 DMA控制器和总线控制器也产生三个时钟周期的DMA传输。