公开(公告)号：US20060211190A1

公开(公告)日：2006-09-21

申请号：US11082514

申请日：2005-03-16

申请人： Chien-Mao Chen ,  Jun Liu ,  Cuker Huang ,  Chi-Hsuen Chang

发明人： Chien-Mao Chen ,  Jun Liu ,  Cuker Huang ,  Chi-Hsuen Chang

IPC分类号： H01L21/8238 ,  H01L21/8234

CPC分类号： H01L21/823481 ,  H01L21/823462 ,  Y10S438/942

摘要： A method is provided for forming at least three devices with different gate oxide thicknesses and different associated operating voltages, in the same integrated circuit device. The method includes forming a plurality of gate oxides with different thicknesses in high voltage and low voltage areas in the same integrated circuit device. A dry etching operation is used to remove the relatively thick gate oxide from the high voltage area using photoresist masking of the low voltage area and a hard mask in the high voltage area, to mask the gate oxide films. A wet etching procedure is then used to remove the gate oxide film from the low voltage areas. The hard mask may be formed over a polysilicon structure.

摘要翻译： 在相同的集成电路器件中提供了一种用于形成具有不同栅极氧化物厚度和不同相关工作电压的至少三个器件的方法。 该方法包括在同一集成电路器件中在高电压和低电压区域形成具有不同厚度的多个栅极氧化物。 使用干蚀刻操作，使用低电压区域的光掩模和高电压区域中的硬掩模从高电压区域去除相对厚的栅极氧化物，以掩蔽栅极氧化物膜。 然后使用湿蚀刻步骤从低电压区域去除栅氧化膜。 硬掩模可以形成在多晶硅结构上。

公开(公告)号：US07253114B2

公开(公告)日：2007-08-07

申请号：US11082514

申请日：2005-03-16

申请人： Chien-Mao Chen ,  Jun Xiu Liu ,  Cuker Huang ,  Chi-Hsuen Chang

发明人： Chien-Mao Chen ,  Jun Xiu Liu ,  Cuker Huang ,  Chi-Hsuen Chang

IPC分类号： H01L21/302

CPC分类号： H01L21/823481 ,  H01L21/823462 ,  Y10S438/942

摘要： A method is provided for forming at least three devices with different gate oxide thicknesses and different associated operating voltages, in the same integrated circuit device. The method includes forming a plurality of gate oxides with different thicknesses in high voltage and low voltage areas in the same integrated circuit device. A dry etching operation is used to remove the relatively thick gate oxide from the high voltage area using photoresist masking of the low voltage area and a hard mask in the high voltage area, to mask the gate oxide films. A wet etching procedure is then used to remove the gate oxide film from the low voltage areas. The hard mask may be formed over a polysilicon structure.

摘要翻译： 在相同的集成电路器件中提供了一种用于形成具有不同栅极氧化物厚度和不同相关工作电压的至少三个器件的方法。 该方法包括在同一集成电路器件中在高电压和低电压区域形成具有不同厚度的多个栅极氧化物。 使用干蚀刻操作，使用低电压区域的光掩模和高电压区域中的硬掩模从高电压区域去除相对厚的栅极氧化物，以掩蔽栅极氧化物膜。 然后使用湿蚀刻步骤从低电压区域去除栅氧化膜。 硬掩模可以形成在多晶硅结构上。

公开(公告)号：US07511936B2

公开(公告)日：2009-03-31

申请号：US11425006

申请日：2006-06-19

申请人： Cuker Huang ,  Shing-Long Lee ,  Yi-Jou Lu ,  Chia-Ling Lee

发明人： Cuker Huang ,  Shing-Long Lee ,  Yi-Jou Lu ,  Chia-Ling Lee

IPC分类号： H02N13/00

CPC分类号： H01L21/67069

摘要： The disclosure generally relates to a method for method for plasma etching a substrate in a plasma reactor comprising positioning the substrate on an electrostatic chuck inside the plasma reactor; supplying a DC voltage to the chuck, the DC voltage forming an electrostatic charge buildup on the substrate; plasma etching the substrate; disconnecting the DC voltage to the chuck; and counteracting the electrostatic charge buildup on the substrate by discharging a varying RF signal within the chamber.

摘要翻译： 本发明一般涉及用于等离子体蚀刻等离子体反应器中的衬底的方法的方法，包括将衬底定位在等离子体反应器内的静电吸盘上; 向所述卡盘供应DC电压，所述DC电压在所述基板上形成静电电荷; 等离子体蚀刻基板; 断开直流电压到卡盘; 并通过在室内排放变化的RF信号来抵消衬底上的静电电荷积累。

公开(公告)号：US20070019360A1

公开(公告)日：2007-01-25

申请号：US11425006

申请日：2006-06-19

申请人： Cuker Huang ,  Sing Long Lee ,  Yi-Jou Lu ,  Chia-Ling Lee

发明人： Cuker Huang ,  Sing Long Lee ,  Yi-Jou Lu ,  Chia-Ling Lee

IPC分类号： H01L21/683

CPC分类号： H01L21/67069

摘要： The disclosure generally relates to a method for method for plasma etching a substrate in a plasma reactor comprising positioning the substrate on an electrostatic chuck inside the plasma reactor; supplying a DC voltage to the chuck, the DC voltage forming an electrostatic charge buildup on the substrate; plasma etching the substrate; disconnecting the DC voltage to the chuck; and counteracting the electrostatic charge buildup on the substrate by discharging a varying RF signal within the chamber.

摘要翻译： 本发明一般涉及用于等离子体蚀刻等离子体反应器中的衬底的方法的方法，包括将衬底定位在等离子体反应器内的静电吸盘上; 向所述卡盘供应DC电压，所述DC电压在所述基板上形成静电电荷; 等离子体蚀刻基板; 断开直流电压到卡盘; 并通过在室内排放变化的RF信号来抵消衬底上的静电电荷积累。