公开(公告)号：US20050138496A1

公开(公告)日：2005-06-23

申请号：US10725668

申请日：2003-12-02

申请人： Ciaran Brennan ,  Steven Eustis ,  Michael Fragano ,  Michael Ouellette ,  Neelesh Pai ,  Jeremy Rowland ,  Kevin Tompsett ,  David Wager

发明人： Ciaran Brennan ,  Steven Eustis ,  Michael Fragano ,  Michael Ouellette ,  Neelesh Pai ,  Jeremy Rowland ,  Kevin Tompsett ,  David Wager

IPC分类号： G01R31/28 ,  G11C29/00 ,  G11C29/44

CPC分类号： G11C29/4401 ,  G11C11/41 ,  G11C29/44 ,  G11C29/70 ,  G11C2029/0401

摘要： A method of manufacturing a device having embedded memory including a plurality of memory cells. During manufacturing test, a first test stress is applied to selected cells of the plurality of memory cells with a built-in self test. At least one weak memory cell is identified. The at least one weak memory cell is repaired. A second test stress is applied to the selected cells and the repaired cells with the built-in self test.

摘要翻译： 一种制造具有包括多个存储单元的嵌入式存储器的装置的方法。 在制造测试期间，通过内置的自我测试将第一测试应力施加到多个存储单元的选定单元。 识别至少一个弱记忆体单元。 至少一个弱记忆体被修复。 第二个测试应力应用于所选择的细胞和修复的细胞与内置的自我测试。

公开(公告)号：US20050063211A1

公开(公告)日：2005-03-24

申请号：US10664789

申请日：2003-09-17

申请人： Francois Atallah ,  James Dieffenderfer ,  Jeffrey Fischer ,  Michael Fragano ,  Daniel Geise ,  Jeffery Oppold ,  Michael Ouellette ,  Neelesh Pai ,  William Reohr ,  Joel Silberman ,  Thomas Speier

发明人： Francois Atallah ,  James Dieffenderfer ,  Jeffrey Fischer ,  Michael Fragano ,  Daniel Geise ,  Jeffery Oppold ,  Michael Ouellette ,  Neelesh Pai ,  William Reohr ,  Joel Silberman ,  Thomas Speier

IPC分类号： G11C7/02 ,  G11C7/06 ,  G11C7/10 ,  G11C7/22 ,  G11C11/22

CPC分类号： G11C7/22 ,  G11C7/06 ,  G11C7/1045

摘要： A random access memory circuit comprises a plurality of memory cells and at least one decoder coupled to the memory cells, the decoder being configurable for receiving an input address and for accessing one or more of the memory cells in response thereto. The random access memory circuit further comprises a plurality of sense amplifiers operatively coupled to the memory cells, the sense amplifiers being configurable for determining a logical state of one or more of the memory cells. A controller coupled to at least a portion of the sense amplifiers is configurable for selectively operating in at least one of a first mode and a second mode. In the first mode of operation, the controller enables one of the sense amplifiers corresponding to the input address and disables the sense amplifiers not corresponding to the input address. In the second mode of operation, the controller enables substantially all of the sense amplifiers. The memory circuit advantageously provides an adaptable latency by controlling the mode of operation of the circuit.

摘要翻译： 随机存取存储器电路包括多个存储器单元和耦合到存储器单元的至少一个解码器，所述解码器可配置为用于接收输入地址并响应于其访问一个或多个存储器单元。 随机存取存储器电路还包括可操作地耦合到存储器单元的多个读出放大器，读出放大器可配置用于确定一个或多个存储器单元的逻辑状态。 耦合到感测放大器的至少一部分的控制器可配置为在第一模式和第二模式中的至少一个中选择性地操作。 在第一操作模式中，控制器使得与输入地址相对应的读出放大器之一能够禁用与输入地址相对应的读出放大器。 在第二种操作模式中，控制器基本上实现了所有的读出放大器。 存储器电路有利地通过控制电路的操作模式来提供适应性的等待时间。