公开(公告)号：US06578115B2

公开(公告)日：2003-06-10

申请号：US10047347

申请日：2002-01-14

申请人： David E. McCracken ,  Martin M. Deneroff ,  Gregory M. Thorson ,  John S. Keen

发明人： David E. McCracken ,  Martin M. Deneroff ,  Gregory M. Thorson ,  John S. Keen

IPC分类号： G06F1208

CPC分类号： G06F11/2051 ,  G06F12/0808 ,  G06F12/0817

摘要： A node controller (12) in a computer system (10) includes a processor interface unit (24), a memory directory interface unit (22), and a local block unit (28). In response to a memory location in a memory (17) associated with the memory directory interface unit (22) being altered, the processor interface unit (24) generates an invalidation request for transfer to the memory directory interface unit (22). The memory directory interface unit (22) provides the invalidation request and identities of processors (16) affected by the invalidation request to the local block unit (28). The local block unit (28) determines which ones of the identified processors (16) are present in the computer system (10) and generates an invalidation message for each present processor (16) for transfer thereto. Each of the present processors (16) process their invalidation message and generate an acknowledgment message for transfer to the processor interface unit (24) that generated the invalidation request. The local block unit (28) determines which ones of the identified processors (16) are not present in the computer system (10) and generates an acknowledgment message for each non-existent processor (16). Each acknowledgment message is transferred to the processor interface unit (24) which generated the invalidation request.

公开(公告)号：US06339812B1

公开(公告)日：2002-01-15

申请号：US09410139

申请日：1999-09-30

申请人： David E. McCracken ,  Martin M. Deneroff ,  Gregory M. Thorson ,  John S. Keen

发明人： David E. McCracken ,  Martin M. Deneroff ,  Gregory M. Thorson ,  John S. Keen

IPC分类号： G06F1208

CPC分类号： G06F11/2051 ,  G06F12/0808 ,  G06F12/0817

摘要： A node controller (12) in a computer system (10) includes a processor interface unit (24), a memory directory interface unit (22), and a local block unit (28). In response to a memory location in a memory (17) associated with the memory directory interface unit (22) being altered, the processor interface unit (24) generates an invalidation request for transfer to the memory directory interface unit (22). The memory directory interface unit (22) provides the invalidation request and identities of processors (16) affected by the invalidation request to the local block unit (28). The local block unit (28) determines which ones of the identified processors (16) are present in the computer system (10) and generates an invalidation message for each present processor (16) for transfer thereto. Each of the present processors (16) process their invalidation message and generate an acknowledgment message for transfer to the processor interface unit (24) that generated the invalidation request. The local block unit (28) determines which ones of the identified processors (16) are not present in the computer system (10) and generates an acknowledgment message for each non-existent processor (16). Each acknowledgment message is transferred to the processor interface unit (24) which generated the invalidation request.

摘要翻译： 计算机系统（10）中的节点控制器（12）包括处理器接口单元（24），存储器目录接口单元（22）和局部块单元（28）。 响应于与存储器目录接口单元（22）相关联的存储器（17）中的存储器位置被改变，处理器接口单元（24）生成用于传送到存储器目录接口单元（22）的无效请求。 存储器目录接口单元（22）将无效请求和无效请求影响的处理器（16）的标识提供给本地块单元（28）。 本地块单元（28）确定在计算机系统（10）中存在哪个已识别的处理器（16），并为每个当前处理器（16）生成用于传送的无效消息。 本处理器（16）中的每一个处理它们的无效消息，并产生用于传送到产生无效请求的处理器接口单元（24）的确认消息。 本地块单元（28）确定在计算机系统（10）中哪个识别的处理器（16）不存在，并为每个不存在的处理器（16）生成确认消息。 每个确认消息被传送到产生无效请求的处理器接口单元（24）。

公开(公告)号：US06279073B1

公开(公告)日：2001-08-21

申请号：US09410137

申请日：1999-09-30

申请人： David E. McCracken ,  David L. McCall

发明人： David E. McCracken ,  David L. McCall

IPC分类号： G06F1200

CPC分类号： G11C7/1066 ,  G11C7/1072

摘要： A configurable synchronizer (10) for DDR-SDRAM (12) is provided that includes a strobe select module (40) operable to receive a memory select signal (106) and to pass strobe signals (20, 30) from one or more DDR-SDRAMs (16, 18) to a number of synchronizer circuits (44) corresponding to data signals (17) passed in parallel by each DDR-SDRAM as indicated by the memory select signal (106). A rising edge latch (174) receives a rising edge data signal (170) and latches the rising edge data signal (170) through the rising edge latch (174) on a rising edge of the strobe signal (152). A falling edge latch (176) receives a falling edge data signal (172) and latches the falling edge data signal (172) through the falling edge latch (176) on a falling edge of the strobe signal (152). A data signal selector (180) receives a data order control signal (195) and forwards the rising edge data signal (170) from the rising edge latch (174) to an intermediate output (196) on either a rising edge of a memory clock cycle (193) or a falling edge of a memory clock cycle (193) followed by forwarding the falling edge data signal (172) from the falling edge latch (176) to the intermediate output (196) on an opposite edge of the memory clock cycle (193) in response to the data order control signal (195). An output latch (202) receives the intermediate output (196) and latches the intermediate output (196) through the output latch (202) to an output signal (154) on each core clock cycle (190).

摘要翻译： 提供了一种用于DDR-SDRAM（12）的可配置同步器（10），其包括选通模块（40），其可操作以接收存储器选择信号（106）并将选通信号（20,30）从一个或多个DDR- SDRAM（16,18）连接到由存储器选择信号（106）所指示的由每个DDR-SDRAM并行传送的数据信号（17）的多个同步器电路（44）。 上升沿锁存器（174）接收上升沿数据信号（170），并通过上升沿锁存器（174）在选通信号（152）的上升沿锁存上升沿数据信号（170）。 下降沿锁存器（176）接收下降沿数据信号（172），并通过下降沿锁存器（176）在下降沿闩锁（176）上锁存下降沿数据信号（172）。 数据信号选择器（180）接收数据顺序控制信号（195），并将上升沿数据信号（170）从上升沿锁存器（174）转发到存储器时钟的上升沿上的中间输出（196） 周期（193）或存储器时钟周期（193）的下降沿，随后将下降沿数据信号（172）从下降沿锁存器（176）转发到存储器时钟的相对边缘上的中间输出（196） 循环（193）响应于数据顺序控制信号（195）。 输出锁存器（202）在每个核心时钟周期（190）上接收中间输出（196）并将通过输出锁存器（202）的中间输出（196）锁存到输出信号（154）。

公开(公告)号：US06532501B1

公开(公告)日：2003-03-11

申请号：US09409605

申请日：1999-09-30

申请人： David E. McCracken

发明人： David E. McCracken

IPC分类号： G06F1300

CPC分类号： G06F13/1642

摘要： A system and method for distributing output queue space is provided that includes an output queue (18), a input queue (12), an asynchronous input queue (14), and a credit allocation module (22). The output queue (18) has a certain number of output spaces (19) where each output space (19) represents an output queue credit. The output queue (18) releases output queue credits when releasing data from output spaces (19) and receives data in response to a command being processed from the input queue (12). The input queue (12) queues commands and requests a number of output queue credits in response to receiving a command. The input queue (12) also releases the queued commands for processing in response to receiving the requested number of output queue credits. The asynchronous input queue (14) queues commands and requests a number of output queue credits in response to receiving a command. The asynchronous input queue (14) also releases the queued commands for processing in response to receiving the requested number of output queue credits. The credit allocation module (22) receives the released output queue credits and disburses the output queue credits in response to requests for output queue credits from the input queue (12) and the asynchronous input queue (14).

摘要翻译： 提供了一种用于分发输出队列空间的系统和方法，包括输出队列（18），输入队列（12），异步输入队列（14）和信用分配模块（22）。 输出队列（18）具有一定数量的输出空间（19），其中每个输出空间（19）表示输出队列信用。 当从输出空间（19）释放数据时，输出队列（18）释放输出队列信用，并响应于从输入队列（12）处理的命令接收数据。 响应于接收到命令，输入队列（12）排队命令并请求多个输出队列信用。 输入队列（12）还响应于接收所请求的输出队列信用数量而释放排队的命令进行处理。 响应于接收到命令，异步输入队列（14）排队命令并请求多个输出队列信用。 异步输入队列（14）还释放排队的命令以响应于接收所请求的输出队列信用数量而进行处理。 信用分配模块（22）响应于来自输入队列（12）和异步输入队列（14）的输出队列信用的请求，接收释放的输出队列信用并输出输出队列信用。

公开(公告)号：US06487685B1

公开(公告)日：2002-11-26

申请号：US09409607

申请日：1999-09-30

申请人： James A. Stuart Fiske ,  David E. McCracken

发明人： James A. Stuart Fiske ,  David E. McCracken

IPC分类号： G06F1100

CPC分类号： G06F11/1008 ,  H03M13/05

摘要： A method for minimizing ECC bits in variable sized data formats is provided that comprises determining the number of ECC bits needed for each of a plurality of data formats and creating a common data representation for using a single implementation of error detection and correction logic for all of the plurality of data formats. The method then chooses an ECC matrix and default values for unused data bits in the common data representation such that any ECC bits beyond the minimum required for that sized data format will have known values thereby allowing smaller data formats to go through the error detection and correction logic using the common data representation. The method then retrieves a data entry having one of the plurality of data formats and formats the data entry into the common data representation. The method then populates unused bits in the common data representation with default values that are chosen to provide known values for any ECC bits that are only needed for larger data formats thereby minimizing the number of ECC bits stored in each of the plurality of data formats. Errors are detected and corrected in the common data representation.

摘要翻译： 提供了一种用于使可变大小数据格式中的ECC比特最小化的方法，其包括确定多个数据格式中的每一个所需的ECC比特数量，并创建用于使用单个实施方式的错误检测和校正逻辑的公共数据表示 多种数据格式。 然后，该方法为公共数据表示中的未使用的数据位选择ECC矩阵和默认值，使得超过该大小的数据格式所需的最小值的任何ECC位将具有已知值，从而允许较小数据格式经历错误检测和校正 使用公共数据表示的逻辑。 该方法然后检索具有多个数据格式之一的数据条目，并将数据输入格式化成公共数据表示。 该方法然后在公共数据表示中填充未使用的比特，其中默认值被选择以为仅对较大数据格式需要的任何ECC比特提供已知值，从而最小化存储在多个数据格式中的每一个中的ECC比特数。 在公共数据表示中检测和纠正错误。

公开(公告)号：US06381681B1

公开(公告)日：2002-04-30

申请号：US09410120

申请日：1999-09-30

申请人： David E. McCracken ,  Allan James Christie ,  James A. Stuart Fiske

发明人： David E. McCracken ,  Allan James Christie ,  James A. Stuart Fiske

IPC分类号： G06F1200

CPC分类号： G06F12/0817

摘要： A memory protection system for shared memory in a multiprocessor computer is provided that comprises a multiprocessor computer (10) having a plurality of processor regions and a plurality of memory pages (16). Each processor region includes one or more processors (12). Each processor (12) includes a cache (18), and each memory page (16) includes one or more cache lines (20) for coupling to the cache (18) of processors (12) within the plurality of processor regions using the memory page (16). Each memory page (16) includes a set of protection bits (82) associated with each processor region in the plurality of processor regions. The set of protection bits (82) includes an acquire protection bit (84) for each processor region in the plurality of processor regions. The acquire protection bit (84) determines whether the associated processor is enabled to perform acquire operations on the memory page (16). The set of protection bits (82) also includes a release protection bit (86) for each processor region in the plurality of processor regions. The release protection (86) determines whether the associated processor is enabled to perform release operations on the memory page (16).

摘要翻译： 提供了一种用于多处理器计算机中的共享存储器的存储器保护系统，其包括具有多个处理器区域和多个存储器页面（16）的多处理器计算机（10）。 每个处理器区域包括一个或多个处理器（12）。 每个处理器（12）包括高速缓存（18），并且每个存储器页面（16）包括一个或多个高速缓存行（20），用于使用存储器耦合到多个处理器区域内的处理器（12）的高速缓存（18） 第（16）页。 每个存储器页面（16）包括与多个处理器区域中的每个处理器区域相关联的一组保护位（82）。 该组保护位（82）包括用于多个处理器区域中的每个处理器区域的获取保护位（84）。 获取保护位（84）确定相关联的处理器是否被使能以对存储器页面（16）执行获取操作。 该组保护位（82）还包括用于多个处理器区域中的每个处理器区域的释放保护位（86）。 释放保护（86）确定相关联的处理器是否被启用以对存储器页面（16）执行释放操作。