公开(公告)号：US06310874B1

公开(公告)日：2001-10-30

申请号：US09044294

申请日：1998-03-19

申请人： David S. Miller ,  Lawrence Aaron Boxer ,  Edward A. Heiner, Jr.

发明人： David S. Miller ,  Lawrence Aaron Boxer ,  Edward A. Heiner, Jr.

IPC分类号： H04L1250

CPC分类号： H04L29/12018 ,  H04L12/185 ,  H04L29/06 ,  H04L29/12009 ,  H04L29/12801 ,  H04L61/00 ,  H04L61/10 ,  H04L61/6004

摘要： Flow of data units to an address resolution processor is controlled to inhibit multiple data units from a single multicast flow from being enqueued with the address resolution processor. In a switch having a plurality of Input/Output Application Specific Integrated Circuits (“I/O ASICs”) with a plurality of ports, no more than one data unit from each I/O ASIC is permitted to be enqueued with the address resolution processor at any point in time. A separate learn pending indicator may be defined for each I/O ASIC in the switch.

摘要翻译： 控制数据单元到地址解析处理器的流程，以阻止来自单个多播流的多个数据单元与地址解析处理器一起排队。 在具有多个具有多个端口的多个输入/输出专用集成电路（“I / O ASIC”）的开关中，来自每个I / O ASIC的不超过一个数据单元被允许用地址解析处理器 在任何时间点。 可以为交换机中的每个I / O ASIC定义单独的学习挂起指示符。

公开(公告)号：US06889272B1

公开(公告)日：2005-05-03

申请号：US10016540

申请日：2001-10-26

申请人： Lawrence Aaron Boxer ,  Dan Castagnozzi

发明人： Lawrence Aaron Boxer ,  Dan Castagnozzi

IPC分类号： G06F13/38 ,  H04L7/00 ,  H04L7/02 ,  H04L25/14

CPC分类号： H04L25/14 ,  H04L7/0008 ,  H04L7/0066

摘要： A system and method for transmitting parallel data from a source to a destination over a plurality of high speed serial lines operates reliably even in the presence of data skew. The high speed data transmission system includes a protocol generator, a de-skew circuit, and a plurality of high speed serial lines coupled between the protocol generator and the de-skew circuit. Respective serial representations of parallel data words are transmitted to the destination over a plurality of serial data lines, and a clock signal is transmitted to the destination over a clock line in parallel with the serial data lines. The clock signal has at least one data bit of each parallel data word encoded thereon. The de-skew circuit aligns regenerated parallel data words using the respective data bits encoded on the clock signal to eliminate skew among the data bits, and regenerates the parallel data from the aligned parallel data words.

摘要翻译： 通过多个高速串行线路将并行数据从源传输到目的地的系统和方法即使在存在数据偏斜的情况下也可靠地运行。 高速数据传输系统包括协议发生器，去偏斜电路和耦合在协议发生器和去偏斜电路之间的多条高速串行线路。 并行数据字的各个串行表示通过多个串行数据线发送到目的地，并且时钟信号通过与串行数据线并行的时钟线发送到目的地。 时钟信号具有在其上编码的每个并行数据字的至少一个数据位。 去偏斜电路使用在时钟信号上编码的相应数据位对齐再生的并行数据字，以消除数据位之间的偏移，并且从对准的并行数据字再生并行数据。