公开(公告)号：US09264380B2

公开(公告)日：2016-02-16

申请号：US13103041

申请日：2011-05-07

申请人： David T. Hass

发明人： David T. Hass

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28 ,  H04L12/931 ,  G06F12/08

CPC分类号： H04L49/00 ,  G06F12/0813 ,  H04L49/30

摘要： An advanced processor comprises a plurality of multithreaded processor cores each having a data cache and instruction cache. A data switch interconnect is coupled to each of the processor cores and configured to pass information among the processor cores. A messaging network is coupled to each of the processor cores and a plurality of communication ports. In one aspect of an embodiment of the invention, the data switch interconnect is coupled to each of the processor cores by its respective data cache, and the messaging network is coupled to each of the processor cores by its respective message station. Advantages of the invention include the ability to provide high bandwidth communications between computer systems and memory in an efficient and cost-effective manner.

摘要翻译： 高级处理器包括多个具有数据高速缓存和指令高速缓存的多线程处理器核心。 数据交换机互连耦合到每个处理器核并被配置为在处理器核之间传递信息。 消息传递网络耦合到每个处理器核和多个通信端口。 在本发明的实施例的一个方面，数据交换机互连通过其各自的数据高速缓存与每个处理器核心耦合，并且消息传递网络通过其相应的消息站耦合到每个处理器核心。 本发明的优点包括以有效和成本有效的方式在计算机系统和存储器之间提供高带宽通信的能力。

公开(公告)号：US08949522B1

公开(公告)日：2015-02-03

申请号：US13165736

申请日：2011-06-21

申请人： Gaurav Garg ,  David T. Hass

发明人： Gaurav Garg ,  David T. Hass

IPC分类号： G06F13/00

CPC分类号： G06F13/385

摘要： Systems, apparatusses, and methods are disclosed for improving performance of a stride-based prefetcher on an out-of-order central processing unit (CPU). The present disclosure teaches a processor system that employs out-of-order stride prefetch units. The out-of-order stride prefetch units are utilized for issuing prefetches for out-of-order stride access patterns. In one or more embodiments, the out-of-order stride prefetch units examine the offsets between past virtual address (VA) accesses and the directions of the past VA accesses in order to generate an estimate of the underlying VA access stride of the executed program code (PC). In at least one embodiment, the out-of-order stride prefetch units use the estimate of the VA access stride in order to generate a prediction of future VA accesses. In some embodiments, after the out-of-order stride prefetch units have generated the prediction of future VA accesses, the out-of-order stride prefetch units prefetch the predicted future VA accesses.

摘要翻译： 公开了用于改善无序中央处理单元（CPU）上的基于步长的预取器的性能的系统，装置和方法。 本公开教导了采用无序步长预取单元的处理器系统。 无序步幅预取单元用于发出无序步进访问模式的预取。 在一个或多个实施例中，无序步长预取单元检查过去虚拟地址（VA）访问与过去VA访问的方向之间的偏移量，以便生成执行程序的基本VA访问步幅的估计 代码（PC）。 在至少一个实施例中，无序步长预取单元使用VA访问步幅的估计，以便生成将来VA访问的预测。 在一些实施例中，在无序步幅预取单元已经产生未来VA访问的预测之后，无序步幅预取单元预取预测的未来VA访问。

公开(公告)号：US08671220B1

公开(公告)日：2014-03-11

申请号：US12325050

申请日：2008-11-28

申请人： Gaurav Garg ,  David T. Hass ,  Kaushik Kuila ,  Gaurav Singh

发明人： Gaurav Garg ,  David T. Hass ,  Kaushik Kuila ,  Gaurav Singh

IPC分类号： G06F15/167 ,  G06F15/173

CPC分类号： H04L47/10 ,  H04L49/103 ,  H04L49/109

摘要： A network-on-chip system, method, and computer program product are provided for transmitting messages utilizing a centralized on-chip shared memory switch. In operation, a message is sent from one of a plurality of agents connected on a messaging network. The message is received at a central shared memory switch, the central shared memory switch being in communication with each of the plurality of agents. Further, the message is transmitted from the central shared memory switch to a destination agent, the destination agent being one of the plurality of agents.

摘要翻译： 提供了片上系统，方法和计算机程序产品，用于使用集中的片上共享存储器交换机来发送消息。 在操作中，从连接在消息收发网络上的多个代理之一发送消息。 消息在中央共享存储交换机处被接收，中央共享存储器交换机与多个代理中的每一个进行通信。 此外，消息从中央共享存储交换机发送到目的地代理，目的地代理是多个代理之一。

公开(公告)号：US08566533B1

公开(公告)日：2013-10-22

申请号：US12571233

申请日：2009-09-30

申请人： Gaurav Garg ,  David T. Hass

发明人： Gaurav Garg ,  David T. Hass

IPC分类号： G06F12/00

CPC分类号： G06F12/0815 ,  G06F12/0831

摘要： In operation, a first request for data is sent to a cache of a first node. Additionally, it is determined whether the first request can be satisfied within the first node, where the determining includes at least one of determining a type of the first request and determining a state of the data in the cache. Furthermore, a second request for the data is conditionally sent to a second node, based on the determination.

摘要翻译： 在操作中，向数据的第一请求发送到第一节点的高速缓存。 此外，确定在第一节点内是否可以满足第一请求，其中确定包括确定第一请求的类型并确定高速缓存中的数据的状态中的至少一个。 此外，基于该确定，有条件地将第二请求数据发送到第二节点。

公开(公告)号：US08478811B2

公开(公告)日：2013-07-02

申请号：US12261808

申请日：2008-10-30

申请人： Gaurav Garg ,  David T. Hass

发明人： Gaurav Garg ,  David T. Hass

IPC分类号： G06F15/16 ,  G06F15/177 ,  G06F15/173 ,  H04L12/28

CPC分类号： H04L47/10 ,  G06F12/0813 ,  H04L47/39

摘要： A system, method, and computer program product are provided for optimal packet flow in a multi-processor system on a chip. In operation, a credit is allocated for each of a plurality of agents coupled to a messaging network, the allocating including reserving one or more entries in a receive queue of at least one of the plurality of agents. Additionally, a first credit is decremented in response to a first agent sending a message to a second agent, the plurality of agents including the first and second agents. Furthermore, one of the first credit or a second credit is incremented in response to a signal from the second agent.

摘要翻译： 提供了一种系统，方法和计算机程序产品，用于在芯片上的多处理器系统中实现最佳分组流。 在操作中，为耦合到消息收发网络的多个代理中的每个代理分配信贷，分配包括在多个代理中的至少一个代理的接收队列中保留一个或多个条目。 另外，响应于第一代理向第二代理发送消息而减少第一信用，所述多个代理包括第一和第二代理。 此外，响应于来自第二代理的信号，第一信用或第二抵免额中的一个被递增。

公开(公告)号：US20120066477A1

公开(公告)日：2012-03-15

申请号：US13226384

申请日：2011-09-06

申请人： David T. Hass

发明人： David T. Hass

IPC分类号： G06F9/312

CPC分类号： H04L49/15 ,  G06F12/0813

摘要： An advanced processor comprises a plurality of multithreaded processor cores each having a data cache and instruction cache. A data switch interconnect is coupled to each of the processor cores and configured to pass information among the processor cores. A messaging network is coupled to each of the processor cores and a plurality of communication ports. In one aspect of an embodiment of the invention, the data switch interconnect is coupled to each of the processor cores by its respective data cache, and the messaging network is coupled to each of the processor cores by its respective message station. Advantages of the invention include the ability to provide high bandwidth communications between computer systems and memory in an efficient and cost-effective manner.

摘要翻译： 高级处理器包括多个具有数据高速缓存和指令高速缓存的多线程处理器核心。 数据交换机互连耦合到每个处理器核并被配置为在处理器核之间传递信息。 消息传递网络耦合到每个处理器核和多个通信端口。 在本发明的实施例的一个方面，数据交换机互连通过其各自的数据高速缓存与每个处理器核心耦合，并且消息传递网络通过其相应的消息站耦合到每个处理器核心。 本发明的优点包括以有效和成本有效的方式在计算机系统和存储器之间提供高带宽通信的能力。

公开(公告)号：US20120030445A1

公开(公告)日：2012-02-02

申请号：US13195785

申请日：2011-08-01

申请人： David T. Hass ,  Basab Mukherjee

发明人： David T. Hass ,  Basab Mukherjee

IPC分类号： G06F12/10

CPC分类号： G06F12/1036 ,  G06F12/0813 ,  H04L49/00

摘要： An advanced processor comprises a plurality of multithreaded processor cores each having a data cache and instruction cache. A data switch interconnect is coupled to each of the processor cores and configured to pass information among the processor cores. A messaging network is coupled to each of the processor cores and a plurality of communication ports. In one aspect of an embodiment of the invention, the data switch interconnect is coupled to each of the processor cores by its respective data cache, and the messaging network is coupled to each of the processor cores by its respective message station. Advantages of the invention include the ability to provide high bandwidth communications between computer systems and memory in an efficient and cost-effective manner.

摘要翻译： 高级处理器包括多个具有数据高速缓存和指令高速缓存的多线程处理器核心。 数据交换机互连耦合到每个处理器核并被配置为在处理器核之间传递信息。 消息传递网络耦合到每个处理器核和多个通信端口。 在本发明的实施例的一个方面，数据交换机互连通过其各自的数据高速缓存与每个处理器核心耦合，并且消息传递网络通过其相应的消息站耦合到每个处理器核心。 本发明的优点包括以有效和成本有效的方式在计算机系统和存储器之间提供高带宽通信的能力。

公开(公告)号：US07984268B2

公开(公告)日：2011-07-19

申请号：US10898007

申请日：2004-07-23

申请人： David T. Hass ,  Abbas Rashid

发明人： David T. Hass ,  Abbas Rashid

IPC分类号： G06F9/30

CPC分类号： H04L49/00 ,  G06F12/0813 ,  H04L49/90

摘要： An advanced processor comprises a plurality of multithreaded processor cores each having a data cache and instruction cache. A data switch interconnect is coupled to each of the processor cores and configured to pass information among the processor cores. A messaging network is coupled to each of the processor cores and a plurality of communication ports. In one aspect of an embodiment of the invention, the data switch interconnect is coupled to each of the processor cores by its respective data cache, and the messaging network is coupled to each of the processor cores by its respective message station. Advantages of the invention include the ability to provide high bandwidth communications between computer systems and memory in an efficient and cost-effective manner.

摘要翻译： 高级处理器包括多个具有数据高速缓存和指令高速缓存的多线程处理器核心。 数据交换机互连耦合到每个处理器核并被配置为在处理器核之间传递信息。 消息传递网络耦合到每个处理器核和多个通信端口。 在本发明的实施例的一个方面，数据交换机互连通过其各自的数据高速缓存与每个处理器核心耦合，并且消息传递网络通过其相应的消息站耦合到每个处理器核心。 本发明的优点包括以有效和成本有效的方式在计算机系统和存储器之间提供高带宽通信的能力。

公开(公告)号：US07467243B2

公开(公告)日：2008-12-16

申请号：US10930186

申请日：2004-08-31

申请人： Abbas Rashid ,  David T. Hass

发明人： Abbas Rashid ,  David T. Hass

IPC分类号： G05B19/408 ,  G06F15/16

CPC分类号： H04L49/00 ,  G06F12/0813 ,  H04L49/109

摘要： An advanced processor comprises a plurality of multithreaded processor cores each having a data cache and instruction cache. A data switch interconnect is coupled to each of the processor cores and configured to pass information among the processor cores. A messaging network is coupled to each of the processor cores and a plurality of communication ports. In one aspect of an embodiment of the invention, the data switch interconnect is coupled to each of the processor cores by its respective data cache, and the messaging network is coupled to each of the processor cores by its respective message station. Advantages of the invention include the ability to provide high bandwidth communications between computer systems and memory in an efficient and cost-effective manner.

摘要翻译： 高级处理器包括多个具有数据高速缓存和指令高速缓存的多线程处理器核心。 数据交换机互连耦合到每个处理器核并被配置为在处理器核之间传递信息。 消息传递网络耦合到每个处理器核和多个通信端口。 在本发明的实施例的一个方面，数据交换机互连通过其各自的数据高速缓存与每个处理器核心耦合，并且消息传递网络通过其相应的消息站耦合到每个处理器核心。 本发明的优点包括以有效和成本有效的方式在计算机系统和存储器之间提供高带宽通信的能力。

公开(公告)号：US09596324B2

公开(公告)日：2017-03-14

申请号：US12028586

申请日：2008-02-08

申请人： David T. Hass ,  Kaushik Kuila ,  Ahmed Shahid

发明人： David T. Hass ,  Kaushik Kuila ,  Ahmed Shahid

IPC分类号： H04L29/06 ,  H04L12/743 ,  G06F9/38 ,  G06F9/30 ,  H04L12/701

CPC分类号： H04L69/22 ,  G06F9/30054 ,  G06F9/3836 ,  G06F9/3851 ,  H04L45/00 ,  H04L45/7453 ,  H04L45/7457

摘要： An apparatus and method are provided for allocating a plurality of packets to different processor threads. In operation, a plurality of packets are parsed to gather packet information. Additionally, a parse operation is performed utilizing the packet information to generate a key, and a hash algorithm is performed on this key to produce a hash. Further, the packets are allocated to different processor threads, utilizing the hash or the key.

摘要翻译： 提供了一种用于将多个分组分配给不同处理器线程的装置和方法。 在操作中，解析多个分组以收集分组信息。 此外，使用分组信息来执行解析操作以生成密钥，并且对该密钥执行散列算法以产生散列。 此外，使用散列或密钥将分组分配给不同的处理器线程。