公开(公告)号：US20060119388A1

公开(公告)日：2006-06-08

申请号：US11264674

申请日：2005-11-01

申请人： Deboleena Minz ,  Kailash Digari

发明人： Deboleena Minz ,  Kailash Digari

IPC分类号： H03K19/177

CPC分类号： H03K19/17736 ,  H03K19/17732

摘要： An improved FPGA comprising, a direct interconnect structure for providing selective data routing without stressing the general-purpose routing resources and enabling high rate of data exchange within the FPGA. At least two IP cores are connected to each other through said direct interconnect structure for enabling simultaneous data interaction among the ports of said IP cores and for providing configurable bus width routing between said IP cores, and a plurality of logic blocks connected to said IP cores through said direct interconnect structure for enabling simultaneous data routing among said IP cores and said plurality of logic blocks.

摘要翻译： 一种改进的FPGA，包括用于提供选择性数据路由的直接互连结构，而不强调通用路由资源并且实现FPGA内的高速率的数据交换。 至少两个IP核通过所述直接互连结构相互连接，以便能够在所述IP核的端口之间同时进行数据交互，并且用于在所述IP核之间提供可配置的总线宽度路由，以及连接到所述IP核的多个逻辑块 通过所述直接互连结构来实现在所述IP核和所述多个逻辑块之间的同时数据路由。

公开(公告)号：US08112466B2

公开(公告)日：2012-02-07

申请号：US11238123

申请日：2005-09-28

申请人： Deboleena Minz ,  Kailash Digari

发明人： Deboleena Minz ,  Kailash Digari

IPC分类号： G06F7/38

CPC分类号： G06F7/57 ,  G06F15/7867

摘要： An efficient implementation of DSP functions in a field programmable gate array (FPGA) using one or more computational blocks, each block having of a multiplier, an accumulator, and multiplexers. The structure implements most common DSP equations in a fast and a highly compact manner. A novel method for cascading these blocks with the help of dedicated DSP lines is provided, which leads to a very simple and proficient implementation of n-stage MAC operations.

摘要翻译： 使用一个或多个计算块，每个块具有乘法器，累加器和多路复用器的现场可编程门阵列（FPGA）中的DSP功能的有效实现。 该结构以快速和高度紧凑的方式实现了大多数常见DSP方程。 提供了一种利用专用DSP线路级联这些块的新颖方法，这导致了n阶段MAC操作的非常简单和精通的实现。

公开(公告)号：US07961004B2

公开(公告)日：2011-06-14

申请号：US12645236

申请日：2009-12-22

申请人： Deboleena Minz ,  Kailash Digari

发明人： Deboleena Minz ,  Kailash Digari

IPC分类号： H01L25/00

CPC分类号： H03K19/17736 ,  H03K19/17732

摘要： A FPGA comprising, a direct interconnect structure for providing selective data routing without stressing the general-purpose routing resources and enabling high rate of data exchange within the FPGA. At least two IP cores are connected to each other through said direct interconnect structure for enabling simultaneous data interaction among the ports of said IP cores and for providing configurable bus width routing between said IP cores, and a plurality of logic blocks connected to said IP cores through said direct interconnect structure for enabling simultaneous data routing among said IP cores and said plurality of logic blocks.

摘要翻译： 一种FPGA，包括用于提供选择性数据路由的直接互连结构，而不强调通用路由资源并且实现FPGA内的高速数据交换。 至少两个IP核通过所述直接互连结构相互连接，以便能够在所述IP核的端口之间同时进行数据交互，并且用于在所述IP核之间提供可配置的总线宽度路由，以及连接到所述IP核的多个逻辑块 通过所述直接互连结构来实现在所述IP核和所述多个逻辑块之间的同时数据路由。

公开(公告)号：US20060075012A1

公开(公告)日：2006-04-06

申请号：US11238123

申请日：2005-09-28

申请人： Deboleena Minz ,  Kailash Digari

发明人： Deboleena Minz ,  Kailash Digari

IPC分类号： G06F7/38

CPC分类号： G06F7/57 ,  G06F15/7867

摘要： An efficient implementation of DSP functions in a field programmable gate array (FPGA) using one or more computational blocks, each block having of a multiplier, an accumulator, and multiplexers. The structure implements most common DSP equations in a fast and a highly compact manner. A novel method for cascading these blocks with the help of dedicated DSP lines is provided, which leads to a very simple and proficient implementation of n-stage MAC operations.

摘要翻译： 使用一个或多个计算块，每个块具有乘法器，累加器和多路复用器的现场可编程门阵列（FPGA）中的DSP功能的有效实现。 该结构以快速和高度紧凑的方式实现了大多数常见DSP方程。 提供了一种利用专用DSP线路级联这些块的新颖方法，这导致了n阶段MAC操作的非常简单和精通的实现。

公开(公告)号：US07755387B2

公开(公告)日：2010-07-13

申请号：US11264674

申请日：2005-11-01

申请人： Deboleena Minz ,  Kailash Digari

发明人： Deboleena Minz ,  Kailash Digari

IPC分类号： H01L25/00

CPC分类号： H03K19/17736 ,  H03K19/17732

摘要： An improved FPGA having a direct interconnect structure to provide selective data routing without stressing the general-purpose routing resources and to enable high rate of data exchange within the FPGA. At least two IP cores are connected to each other through the direct interconnect structure to enable simultaneous data interaction among the ports of the IP cores and to provide configurable bus width routing between the IP cores, and a plurality of logic blocks connected to the IP cores through the direct interconnect structure to enable simultaneous data routing among the IP cores and the plurality of logic blocks.

摘要翻译： 具有直接互连结构的改进的FPGA，以提供选择性数据路由，而不强调通用路由资源并且实现FPGA内的高速率的数据交换。 至少两个IP内核通过直接互连结构相互连接，以实现IP内核的端口之间的数据交互，并在IP内核之间提供可配置的总线宽度路由，以及连接到IP内核的多个逻辑块 通过直接互连结构来实现IP核和多个逻辑块之间的同时数据路由。

公开(公告)号：US20100097099A1

公开(公告)日：2010-04-22

申请号：US12645236

申请日：2009-12-22

申请人： Deboleena Minz ,  Kailash Digari

发明人： Deboleena Minz ,  Kailash Digari

IPC分类号： H03K19/177

CPC分类号： H03K19/17736 ,  H03K19/17732

摘要： A FPGA comprising, a direct interconnect structure for providing selective data routing without stressing the general-purpose routing resources and enabling high rate of data exchange within the FPGA. At least two IP cores are connected to each other through said direct interconnect structure for enabling simultaneous data interaction among the ports of said IP cores and for providing configurable bus width routing between said IP cores, and a plurality of logic blocks connected to said IP cores through said direct interconnect structure for enabling simultaneous data routing among said IP cores and said plurality of logic blocks.

摘要翻译： 一种FPGA，包括用于提供选择性数据路由的直接互连结构，而不强调通用路由资源并且实现FPGA内的高速数据交换。 至少两个IP核通过所述直接互连结构相互连接，以便能够在所述IP核的端口之间同时进行数据交互，并且用于在所述IP核之间提供可配置的总线宽度路由，以及连接到所述IP核的多个逻辑块 通过所述直接互连结构来实现在所述IP核和所述多个逻辑块之间的同时数据路由。

公开(公告)号：US20080258764A1

公开(公告)日：2008-10-23

申请号：US12138281

申请日：2008-06-12

申请人： Nitin Deshmukh ,  Kailash Digari

发明人： Nitin Deshmukh ,  Kailash Digari

IPC分类号： H03K19/177

CPC分类号： H03K19/17736

摘要： An interconnect structure enables indirect routing in programmable logic. The structure includes a domain comprising a plurality of routing lines and an input line connected to a first routing line in the domain. A switch box is connected to the first routing line and is configured to indirectly connect the input line to the other routing lines in the domain. In some embodiments a domain includes programmable switches that are configured to connect a routing line of one domain to any routing line of the other domains.

摘要翻译： 互连结构可实现可编程逻辑中的间接路由。 该结构包括包括多个路由线的域和连接到域中的第一路由线的输入线。 开关盒连接到第一路由线路，并被配置为将输入线路间接连接到域中的其他路由线路。 在一些实施例中，域包括被配置为将一个域的路由线连接到其他域的任何路由线路的可编程开关。

公开(公告)号：US07307452B2

公开(公告)日：2007-12-11

申请号：US11258616

申请日：2005-10-25

申请人： Nitin Deshmukh ,  Kailash Digari

发明人： Nitin Deshmukh ,  Kailash Digari

IPC分类号： H01L25/00 ,  H03K19/177

CPC分类号： H03K19/17736

摘要： An interconnect structure enables indirect routing in programmable logic. The structure includes a plurality of routing lines, and switch box(es) and connection boxes coupled to the plurality of routing lines. The connection boxes include at least one programmable switch in each routing track. The position of the programmable switch(es) in each connection box connected to same interconnect matrix differs from the position of said programmable switch(es) in corresponding routing tracks of other connection boxes thereby utilizing the connectivity of said switch box for input connections and increasing the flexibility of connections.

摘要翻译： 互连结构可实现可编程逻辑中的间接路由。 该结构包括多个路由线路，以及耦合到多个路由线路的交换机盒和连接盒。 连接箱包括每个路由轨道中的至少一个可编程开关。 连接到相同互连矩阵的每个连接盒中的可编程开关的位置与其他连接盒的相应路线轨迹中的所述可编程开关的位置不同，从而利用所述开关盒的连接用于输入连接并增加 连接的灵活性。

公开(公告)号：US07755388B2

公开(公告)日：2010-07-13

申请号：US12138281

申请日：2008-06-12

申请人： Nitin Deshmukh ,  Kailash Digari

发明人： Nitin Deshmukh ,  Kailash Digari

IPC分类号： H01L25/00 ,  H03K19/177

CPC分类号： H03K19/17736

摘要： An interconnect structure enables indirect routing in programmable logic. The structure includes a domain comprising a plurality of routing lines and an input line connected to a first routing line in the domain. A switch box is connected to the first routing line and is configured to indirectly connect the input line to the other routing lines in the domain. In some embodiments a domain includes programmable switches that are configured to connect a routing line of one domain to any routing line of the other domains.

摘要翻译： 互连结构可实现可编程逻辑中的间接路由。 该结构包括包括多个路由线的域和连接到域中的第一路由线的输入线。 开关盒连接到第一路由线，并被配置为将输入线间接连接到域中的其他路由线。 在一些实施例中，域包括被配置为将一个域的路由线连接到其他域的任何路由线路的可编程开关。

公开(公告)号：US07750673B2

公开(公告)日：2010-07-06

申请号：US11261420

申请日：2005-10-27

申请人： Manuj Ayodhyawasi ,  Kailash Digari

发明人： Manuj Ayodhyawasi ,  Kailash Digari

IPC分类号： H03K19/177

CPC分类号： H03K19/17736

摘要： An improved interconnect structure in programmable devices gives a new dimension to the routing architecture, where architecture is divided into various domains. It includes at least one set of input lines, each set having predetermined number of input lines; an equal number of sets of routing lines, each set of routing lines being connected to a corresponding set of input lines using a switch box; thereby forming domain based routing structures, each domain being disjoint with the other domain. Segregating FPGA routing resources into various independent routing domains is done; each domain providing connectivity to route a signal to a set of sinks.

摘要翻译： 可编程设备中的改进的互连结构为路由架构提供了一个新的维度，其中架构分为多个域。 它包括至少一组输入线，每组输入线具有预定数量的输入线; 相同数量的路由线路组，每组路由线路使用开关盒连接到相应的一组输入线路; 从而形成基于域的路由结构，每个域与其他域不相交。 完成将FPGA路由资源分离成各种独立的路由域; 每个域提供连接以将信号路由到一组接收器。