公开(公告)号：US20150222324A1

公开(公告)日：2015-08-06

申请号：US14172760

申请日：2014-02-04

申请人： FUJITSU LIMITED

发明人： Pradip THACHILE

IPC分类号： H04B1/7136

CPC分类号： H04B1/7136

摘要： A system configured to generate a signal with a random or pseudo-random frequency may include an oscillator and a signal generator. The oscillator may be configured to generate an oscillator signal. A frequency and a phase of the oscillator signal may be random or pseudo-random and may be based on a value of a received control signal. The signal generator may be configured to generate the control signal based on the oscillator signal and a seed state. The value of the control signal may be random or pseudo-random.

摘要翻译： 被配置为产生具有随机或伪随机频率的信号的系统可以包括振荡器和信号发生器。 振荡器可以被配置为产生振荡器信号。 振荡器信号的频率和相位可以是随机的或伪随机的，并且可以基于所接收的控制信号的值。 信号发生器可以被配置为基于振荡器信号和种子状态来产生控制信号。 控制信号的值可以是随机的或伪随机的。

公开(公告)号：US20150301557A1

公开(公告)日：2015-10-22

申请号：US14256810

申请日：2014-04-18

申请人： FUJITSU LIMITED

发明人： William W. WALKER ,  Pradip THACHILE ,  Nikola NEDOVIC

IPC分类号： G06F1/10 ,  H04L7/033 ,  H04B1/40 ,  H03L7/08

CPC分类号： G06F1/10 ,  H03L7/0898 ,  H03L7/093 ,  H03L7/099 ,  H03L7/22 ,  H03L2207/06 ,  H04L7/0331

摘要： A clock multiplication and distribution system includes a first phase-lock-loop circuit, a second phase-lock-loop circuit, and a clock distribution network that electrically couples the first phase-lock-loop circuit and the second phase-lock-loop circuit. The first phase-lock-loop circuit may include a first feedback loop that includes a first integer divider circuit and may be configured to generate a first clock using a reference clock. A frequency of the first clock may be greater than a frequency of the reference clock. The second phase-lock-loop circuit may include a second feedback loop that includes a second integer divider circuit and may be configured to generate a second clock using the first clock. A frequency of the second clock may be greater than the frequency of the first clock.

摘要翻译： 时钟倍增和分配系统包括第一锁相环电路，第二锁相环电路和电耦合第一锁相环电路和第二锁相环电路的时钟分配网络 。 第一锁相环电路可以包括第一反馈回路，其包括第一整数分频器电路，并且可以被配置为使用参考时钟产生第一时钟。 第一时钟的频率可以大于参考时钟的频率。 第二锁相环电路可以包括第二反馈回路，其包括第二整数分频器电路，并且可以被配置为使用第一时钟产生第二时钟。 第二时钟的频率可以大于第一时钟的频率。

公开(公告)号：US20160072459A1

公开(公告)日：2016-03-10

申请号：US14477723

申请日：2014-09-04

申请人： FUJITSU LIMITED

发明人： Pradip THACHILE

IPC分类号： H03F3/45 ,  H03F1/02

CPC分类号： H03K19/018507 ,  H04L25/00 ,  H04L25/0272 ,  H04L25/0292

摘要： A circuit may include a signal converter configured to convert a differential signal to a single-ended signal. The circuit may also include a biasing circuit configured to set a bias of the signal converter based on a feedback of the single-ended signal such that a voltage level of the single-ended signal is at a target voltage level.

摘要翻译： 电路可以包括被配置为将差分信号转换为单端信号的信号转换器。 电路还可以包括偏置电路，其被配置为基于单端信号的反馈来设置信号转换器的偏置，使得单端信号的电压电平处于目标电压电平。