公开(公告)号：US08174681B2

公开(公告)日：2012-05-08

申请号：US12349223

申请日：2009-01-06

申请人： Ioana Graur ,  Geng Han ,  Scott M. Mansfield ,  Michael Scaman

发明人： Ioana Graur ,  Geng Han ,  Scott M. Mansfield ,  Michael Scaman

IPC分类号： G03B27/32 ,  G01D18/00

CPC分类号： G03F7/70441 ,  G03F7/705

摘要： A method is provided for calibrating a model of a lithographic process that includes defining a parameter space of lithographic model parameters that are expected in an integrated circuit layout. The parameter space is defined according to bin values of a lithographic model parameter that span the range from a predetermined minimum and maximum value of the model parameter. The bin values may be incremented uniformly between the maximum and minimum parameter values, or may be distributed according to a weighting. The lithographic model is calibrated to an initial calibration test pattern. The resulting simulated calibration pattern is evaluated to determine whether the model parameter space is adequately populated. If the parameter space is over or under populated, the calibration pattern is modified until the calibration pattern test values adequately populate the parameter space, so that the final calibrated lithographic process model will more reliably predict images over the full range of image parameters.

摘要翻译： 提供了一种用于校准光刻工艺的模型的方法，该方法包括定义在集成电路布局中期望的光刻模型参数的参数空间。 参数空间根据距离模型参数的预定最小值和最大值的范围的光刻模型参数的二进制值定义。 二进制值可以在最大和最小参数值之间均匀递增，也可以根据权重分配。 光刻模型被校准为初始校准测试图案。 评估所得到的模拟校准模式以确定模型参数空间是否被充分填充。 如果参数空间超过或不足，校准模式将被修改，直到校准模式测试值充分填充参数空间，以便最终校准的光刻过程模型将在图像参数的全范围内更可靠地预测图像。

公开(公告)号：US20110271238A1

公开(公告)日：2011-11-03

申请号：US12770791

申请日：2010-04-30

申请人： Scott M. Mansfield ,  Geng Han ,  Ioana C. Graur

发明人： Scott M. Mansfield ,  Geng Han ,  Ioana C. Graur

IPC分类号： G06F17/50

CPC分类号： G06F17/50 ,  G03F1/36 ,  G03F1/70 ,  G03F7/203 ,  G03F7/70466

摘要： Setting final dimensions while protecting against the possibility of merging shapes is provided by performing a decomposition of tolerance bands onto a plurality of masks for use in a multi-exposure process. This allows the maximum process latitude between open and short failure mechanisms, while also providing a mechanism to enforce strict CD tolerances in critical regions of a circuit. The decomposition enables co-optimizing various types of shapes placed onto each mask along with the source used to print each mask. Once the tolerance bands are decomposed onto the two or more masks, standard tolerance-band-based data preparation methodologies can be employed to create the final mask shapes.

摘要翻译： 通过执行将公差带分解成多个掩模以在多次曝光处理中使用来提供防止合并形状的可能性的最终尺寸。 这允许开路和短路故障机制之间的最大过程纬度，同时还提供了一种在电路的关键区域中强制执行严格的CD容限的机制。 该分解能够与放置在每个掩模上的各种类型的形状以及用于打印每个掩模的源共同优化。 一旦公差带被分解到两个或更多个掩模上，就可采用标准的基于公差带的数据准备方法来产生最终的掩模形状。

公开(公告)号：US20080127029A1

公开(公告)日：2008-05-29

申请号：US11554904

申请日：2006-10-31

申请人： Ioana Graur ,  Geng Han ,  Scott M. Mansfield ,  Lars W. Liebmann

发明人： Ioana Graur ,  Geng Han ,  Scott M. Mansfield ,  Lars W. Liebmann

IPC分类号： G06F17/50

CPC分类号： G03F1/36

摘要： A method of designing an integrated circuit is provided in which the design layout is optimized using a process model until the design constraints are satisfied by the image contours simulated by the process model. The process model used in the design phase need not be as accurate as the lithographic model used in preparing the lithographic mask layout during data prep. The resulting image contours are then included with the modified, optimized design layout to the data prep process, in which the mask layout is optimized using the lithographic process model, for example, including RET and OPC. The mask layout optimization matches the images simulated by the lithographic process model with the image contours generated during the design phase, which ensures that the design and manufacturability constraints specified by the designer are satisfied by the optimized mask layout.

摘要翻译： 提供一种设计集成电路的方法，其中使用过程模型优化设计布局，直到由过程模型模拟的图像轮廓满足设计约束。 在设计阶段使用的过程模型不需要与在数据准备期间制备光刻掩模布局时使用的光刻模型一样精确。 然后将所得到的图像轮廓与经修改的优化的设计布局一起包括在数据准备过程中，其中使用光刻过程模型（例如包括RET和OPC）优化掩模布局。 掩模布局优化将由光刻过程模型模拟的图像与在设计阶段生成的图像轮廓相匹配，从而确保设计人员指定的设计和可制造性约束被优化的掩模布局所满足。

公开(公告)号：US08392871B2

公开(公告)日：2013-03-05

申请号：US12770791

申请日：2010-04-30

申请人： Scott M. Mansfield ,  Geng Han ,  Ioana C. Graur

发明人： Scott M. Mansfield ,  Geng Han ,  Ioana C. Graur

IPC分类号： G06F17/50

CPC分类号： G06F17/50 ,  G03F1/36 ,  G03F1/70 ,  G03F7/203 ,  G03F7/70466

摘要： Setting final dimensions while protecting against the possibility of merging shapes is provided by performing a decomposition of tolerance bands onto a plurality of masks for use in a multi-exposure process. This allows the maximum process latitude between open and short failure mechanisms, while also providing a mechanism to enforce strict CD tolerances in critical regions of a circuit. The decomposition enables co-optimizing various types of shapes placed onto each mask along with the source used to print each mask. Once the tolerance bands are decomposed onto the two or more masks, standard tolerance-band-based data preparation methodologies can be employed to create the final mask shapes.

摘要翻译： 通过执行将公差带分解成多个掩模以在多次曝光处理中使用来提供防止合并形状的可能性的最终尺寸。 这允许开路和短路故障机制之间的最大过程纬度，同时还提供了一种在电路的关键区域中强制执行严格的CD容限的机制。 该分解能够与放置在每个掩模上的各种类型的形状以及用于打印每个掩模的源共同优化。 一旦公差带被分解到两个或更多个掩模上，就可采用标准的基于公差带的数据准备方法来产生最终的掩模形状。

公开(公告)号：US20100171031A1

公开(公告)日：2010-07-08

申请号：US12349223

申请日：2009-01-06

申请人： Ioana Graur ,  Geng Han ,  Scott M. Mansfield ,  Michael Scaman

发明人： Ioana Graur ,  Geng Han ,  Scott M. Mansfield ,  Michael Scaman

IPC分类号： G01D18/00

CPC分类号： G03F7/70441 ,  G03F7/705

摘要： A method is provided for calibrating a model of a lithographic process that includes defining a parameter space of lithographic model parameters that are expected in an integrated circuit layout. The parameter space is defined according to bin values of a lithographic model parameter that span the range from a predetermined minimum and maximum value of the model parameter. The bin values may be incremented uniformly between the maximum and minimum parameter values, or may be distributed according to a weighting. The lithographic model is calibrated to an initial calibration test pattern. The resulting simulated calibration pattern is evaluated to determine whether the model parameter space is adequately populated. If the parameter space is over or under populated, the calibration pattern is modified until the calibration pattern test values adequately populate the parameter space, so that the final calibrated lithographic process model will more reliably predict images over the full range of image parameters.

摘要翻译： 提供了一种用于校准光刻工艺的模型的方法，该方法包括定义在集成电路布局中期望的光刻模型参数的参数空间。 参数空间根据距离模型参数的预定最小值和最大值的范围的光刻模型参数的二进制值定义。 二进制值可以在最大和最小参数值之间均匀递增，也可以根据权重分配。 光刻模型被校准为初始校准测试图案。 评估所得到的模拟校准模式以确定模型参数空间是否被充分填充。 如果参数空间超过或不足，校准模式将被修改，直到校准模式测试值充分填充参数空间，以便最终校准的光刻过程模型将更可靠地在图像参数的全范围内预测图像。

公开(公告)号：US20080044748A1

公开(公告)日：2008-02-21

申请号：US11465227

申请日：2006-08-17

申请人： Geng Han ,  Scott M. Mansfield

发明人： Geng Han ,  Scott M. Mansfield

IPC分类号： G03F9/00 ,  G03C5/00 ,  G01B11/00

CPC分类号： G03F7/70441 ,  G03F7/705

摘要： A methodology to improve the through-process model calibration accuracy of a semiconductor manufacturing process using lithographic methods by setting the correct defocus and image plane position in a patterning process model build. Separations of the optical model and the photoresist model are employed by separating out the adverse effects of the exposure tool from the effects of the photoresist. The exposure tool is adjusted to compensate for the errors. The methodology includes a determination of where the simulator best focus location is in comparison to the empirically derived best focus location.

摘要翻译： 一种通过在图案化过程模型构建中设置正确的散焦和图像平面位置来改进使用光刻方法的半导体制造工艺的过程模型校准精度的方法。 通过将曝光工具的不利影响与光致抗蚀剂的作用分离，可采用光学模型和光致抗蚀剂模型的分离。 调整曝光工具以补偿错误。 该方法包括确定模拟器最佳聚焦位置与经验派生的最佳聚焦位置相比较的位置。

公开(公告)号：US07895547B2

公开(公告)日：2011-02-22

申请号：US12113374

申请日：2008-05-01

申请人： Scott M Mansfield ,  Geng Han ,  Jason E Meiring ,  Dario Gil

发明人： Scott M Mansfield ,  Geng Han ,  Jason E Meiring ,  Dario Gil

IPC分类号： G06F17/50

CPC分类号： G03F1/36 ,  G03F1/68

摘要： Embodiments of the present invention provide a method for performing lumped-process model calibration. The method includes creating a plurality of sub-process models for a set of sub-processes; creating a lumped-process-model incorporating said set of sub-processes; calculating a first set of output patterns from a set of test patterns by using said plurality of sub-process models; calculating a second set of output patterns from said set of test patterns by using said lumped-process-model; and adjusting process parameters used in said lumped-process-model to calculate said second set of output patterns to match said first set of output patterns. A computer system for performing the lumped-process model calibration is also provided.

摘要翻译： 本发明的实施例提供了一种执行集中过程模型校准的方法。 该方法包括为一组子过程创建多个子过程模型; 创建结合所述一组子过程的集总过程模型; 通过使用所述多个子过程模型从一组测试模式计算第一组输出模式; 通过使用所述集中过程模型从所述一组测试模式计算第二组输出模式; 以及调整在所述集总过程模型中使用的过程参数以计算所述第二组输出模式以匹配所述第一组输出模式。 还提供了用于执行集总过程模型校准的计算机系统。

公开(公告)号：US07642020B2

公开(公告)日：2010-01-05

申请号：US11465227

申请日：2006-08-17

申请人： Geng Han ,  Scott M. Mansfield

发明人： Geng Han ,  Scott M. Mansfield

IPC分类号： G03F9/00

CPC分类号： G03F7/70441 ,  G03F7/705

摘要： A methodology to improve the through-process model calibration accuracy of a semiconductor manufacturing process using lithographic methods by setting the correct defocus and image plane position in a patterning process model build. Separations of the optical model and the photoresist model are employed by separating out the adverse effects of the exposure tool from the effects of the photoresist. The exposure tool is adjusted to compensate for the errors. The methodology includes a determination of where the simulator best focus location is in comparison to the empirically derived best focus location.

摘要翻译： 一种通过在图案化过程模型构建中设置正确的散焦和图像平面位置来改进使用光刻方法的半导体制造工艺的过程模型校准精度的方法。 通过将曝光工具的不利影响与光致抗蚀剂的作用分离，可采用光学模型和光致抗蚀剂模型的分离。 调整曝光工具以补偿错误。 该方法包括确定模拟器最佳聚焦位置与经验派生的最佳聚焦位置相比较的位置。

公开(公告)号：US20090276736A1

公开(公告)日：2009-11-05

申请号：US12113374

申请日：2008-05-01

申请人： Scott M. Mansfield ,  Geng Han ,  Jason E. Meiring ,  Dario Gil

发明人： Scott M. Mansfield ,  Geng Han ,  Jason E. Meiring ,  Dario Gil

IPC分类号： G06F17/50

CPC分类号： G03F1/36 ,  G03F1/68

摘要： Embodiments of the present invention provide a method for performing lumped-process model calibration. The method includes creating a plurality of sub-process models for a set of sub-processes; creating a lumped-process-model incorporating said set of sub-processes; calculating a first set of output patterns from a set of test patterns by using said plurality of sub-process models; calculating a second set of output patterns from said set of test patterns by using said lumped-process-model; and adjusting process parameters used in said lumped-process-model to calculate said second set of output patterns to match said first set of output patterns. A computer system for performing the lumped-process model calibration is also provided.

摘要翻译： 本发明的实施例提供了一种执行集中过程模型校准的方法。 该方法包括为一组子过程创建多个子过程模型; 创建结合所述一组子过程的集总过程模型; 通过使用所述多个子过程模型从一组测试模式计算第一组输出模式; 通过使用所述集中过程模型从所述一组测试模式计算第二组输出模式; 以及调整在所述集总过程模型中使用的过程参数以计算所述第二组输出模式以匹配所述第一组输出模式。 还提供了用于执行集总过程模型校准的计算机系统。

公开(公告)号：US08347246B2

公开(公告)日：2013-01-01

申请号：US13435795

申请日：2012-03-30

申请人： Xu Ouyang ,  Geng Han ,  Lars W. Liebmann

发明人： Xu Ouyang ,  Geng Han ,  Lars W. Liebmann

IPC分类号： G06F17/50

CPC分类号： G11C29/24 ,  G06F2217/12 ,  G11C5/02 ,  H01L27/0203 ,  H01L27/105 ,  Y02P90/265

摘要： A method for laying out process dummy cells in relationship to inside memory cells of a memory array includes (a) calculating an initial process performance parameter for the memory array; (b) changing dummy cell layout configuration for a layer electrically connected to inside cells; (c) applying lithographic simulation and yield model for both the inside memory cells and the changed layout configuration process dummy cells; and (d) repeating steps (b) and (c) until yield is maximized. Checks may be performed to ensure that there is enough room to make the change and that there is no significant adverse effect to neighboring circuits. The process performance parameter may be yield or a process window for the inside memory cells.

摘要翻译： 与存储器阵列的内部存储单元相关地布置处理虚设单元的方法包括：（a）计算存储器阵列的初始处理性能参数; （b）改变电连接到内部单元的层的虚拟单元布局配置; （c）为内部存储单元和改变的布局配置处理虚拟单元应用光刻模拟和屈服模型; 和（d）重复步骤（b）和（c），直到产率最大化。 可以进行检查，以确保有足够的空间进行更改，并且对相邻电路没有明显的不利影响。 过程性能参数可以是产量或内部存储器单元的处理窗口。