公开(公告)号：US06310171B1

公开(公告)日：2001-10-30

申请号：US09530480

申请日：2000-04-28

申请人： Hiroshi Naito ,  Masahiro Yama ,  Takahiro Kubo ,  Katsumi Onishi ,  Tsunahiro Nakae

发明人： Hiroshi Naito ,  Masahiro Yama ,  Takahiro Kubo ,  Katsumi Onishi ,  Tsunahiro Nakae

IPC分类号： C08G1808

CPC分类号： C08G63/912 ,  C08G18/4266 ,  C08G18/4283 ,  C08G2101/00 ,  C08G2230/00

摘要： The present invention relates to a resin composition for foam, which is used as a packing cushioning material, and an object thereof is to provide said composition which has biodegradability and is made from a principal raw material, lactic acid capable of contributing to the protection of global environment. The object can be attained by a resin composition having biodegradability and expandability, comprising a high-molecular weight polylactic acid having a melt viscosity of 0.01 to 50 in terms of a melt index value (MI), characterized in that said resin composition is prepared by compounding 0.1 to 5% by weight of at least one compound, which is selected from a polyisocyanate having an isocyanate group of not less than 2.0 equivalents/mol, an epoxy compound having an epoxy group of more than 2.0 equivalents/mol and an acid anhydride having an anhydrous carboxyl group of more than 2.0 equivalents/mol, with a prepolymer made of lactic acid wherein a molar ratio of a L-isomer to a D-isomer is within arange from 95:5 to 60:40 or from 40:60 to 5:95, and reacting the resulting mixture.

摘要翻译： 本发明涉及一种泡沫塑料用树脂组合物，其用作填料缓冲材料，其目的在于提供具有生物降解性的组合物，其由主要原料制成，能够有助于保护的乳酸 全球环境。 该目的可以通过具有生物可降解性和可扩展性的树脂组合物来实现，其包含以熔体指数值（MI）计算的熔体粘度为0.01至50的高分子量聚乳酸，其特征在于所述树脂组合物由 配合0.1〜5重量％的至少一种化合物，其选自异氰酸酯基不大于2.0当量/摩尔的多异氰酸酯，环氧基大于2.0当量/摩尔的环氧化合物和酸酐 具有大于2.0当量/摩尔的无水羧基与由乳酸制备的预聚物，其中L-异构体与D-异构体的摩尔比在95:5至60:40或40:60之间的范围内 至5:95，并使所得混合物反应。

公开(公告)号：US5179693A

公开(公告)日：1993-01-12

申请号：US416475

申请日：1989-10-03

申请人： Toshiaki Kitamura ,  Kazuyuki Shimizu ,  Yuji Oinaga ,  Katsumi Onishi

发明人： Toshiaki Kitamura ,  Kazuyuki Shimizu ,  Yuji Oinaga ,  Katsumi Onishi

IPC分类号： G06F9/38

CPC分类号： G06F9/3869 ,  G06F9/3836

摘要： A system for adjusting a performance of an information processing apparatus which provides a unit indicating a target performance value, a unit generating a corresponding performance control pulse in accordance with the target performance value, and an execution control unit which alternately sets an execution period and an execution inhibiting period in accordance with the performance control pulse. The unit which generates the performance control pulse sets a ratio of a pulse width and a pulse period of the performance control pulse coincide with the target performance value.

摘要翻译： 一种用于调整提供指示目标性能值的单元的信息处理设备的性能的系统，根据目标性能值产生相应的性能控制脉冲的单元，以及执行控制单元，其交替地设置执行周期和 执行禁止期间根据性能控制脉冲。 产生性能控制脉冲的单元设定性能控制脉冲的脉冲宽度和脉冲周期的比率与目标性能值一致。

公开(公告)号：US4742446A

公开(公告)日：1988-05-03

申请号：US682309

申请日：1984-12-17

申请人： Tetsuya Morioka ,  Tsutomu Tanaka ,  Katsumi Onishi ,  Yuji Oinaga

发明人： Tetsuya Morioka ,  Tsutomu Tanaka ,  Katsumi Onishi ,  Yuji Oinaga

IPC分类号： G06F12/00 ,  G06F12/04 ,  G06F12/08 ,  G06F12/06

CPC分类号： G06F12/0804

摘要： A computer system includes a processing unit; main storage; cache buffer storage provided between the processing unit and the main storage; and a store buffer device between the processing unit and main storage, receiving data identical to that stored in the cache buffer storage and control information in response to requests from the processing unit and transferring the data and control information to main storage. The transmission from the processing unit to the store buffer device and from the store buffer device to main storage are in a machine cycle. The store buffer device includes a controller, data register sets, each set including registers for receiving data to be stored in main storage, a byte mark register set of byte mark registers for information indicating storable data in the data registers, and an address register set of address registers for a starting store address in main storage for the data in the data registers. The number of data register sets is a plurality of times the bus width of the central processor. Each byte mark register has bits corresponding to the number of data register sets multiplied by the number of bytes in each data register.

摘要翻译： 计算机系统包括处理单元; 主要存储; 在处理单元和主存储器之间提供缓存缓冲存储器; 以及在处理单元和主存储器之间的存储缓冲器设备，响应于来自处理单元的请求接收与存储在高速缓存缓冲存储器和控制信息中的数据相同的数据，并将数据和控制信息传送到主存储器。 从处理单元到存储缓冲设备以及从存储缓冲设备到主存储器的传输在机器周期中。 存储缓冲装置包括控制器，数据寄存器组，每组包括用于接收存储在主存储器中的数据的寄存器，用于指示数据寄存器中的可存储数据的信息的字节标记寄存器的字节标记寄存器组，以及地址寄存器组 用于数据寄存器中的数据的主存储器中的起始存储地址的地址寄存器。 数据寄存器组的数量是中央处理器的总线宽度的多倍。 每个字节标记寄存器都有与数据寄存器组数相乘的位数乘以每个数据寄存器中的字节数。

公开(公告)号：US4910671A

公开(公告)日：1990-03-20

申请号：US844946

申请日：1986-03-27

申请人： Toshiaki Kitamura ,  Kazuyuki Shimizu ,  Yuji Oinaga ,  Katsumi Onishi

发明人： Toshiaki Kitamura ,  Kazuyuki Shimizu ,  Yuji Oinaga ,  Katsumi Onishi

IPC分类号： G06F9/30 ,  G06F1/04 ,  G06F9/00 ,  G06F9/38 ,  G06F15/00

CPC分类号： G06F9/3871 ,  G06F9/3836 ,  G06F9/3855

摘要： A system for adjusting a performance of an information processing apparatus which provides a unit indicating a target performance value, a unit generating a corresponding performance control pulse in accordance with the target performance value, and an execution control unit which alternately sets an execution period and an execution inhibiting period in accordance with the performance control pulse. The unit which generates the performance control pulse makes a ratio of a pulse width and a pulse period of the performance control pulse coincide with the target performance value.

摘要翻译： 一种用于调整提供指示目标性能值的单元的信息处理设备的性能的系统，根据目标性能值产生相应的性能控制脉冲的单元，以及执行控制单元，其交替地设置执行周期和 执行禁止期间根据性能控制脉冲。 产生性能控制脉冲的单元使得性能控制脉冲的脉冲宽度和脉冲周期的比率与目标性能值一致。

公开(公告)号：US4870567A

公开(公告)日：1989-09-26

申请号：US755321

申请日：1985-06-25

申请人： Toshiaki Kitamura ,  Katsumi Onishi

发明人： Toshiaki Kitamura ,  Katsumi Onishi

IPC分类号： G06F9/22 ,  G06F9/26 ,  G06F9/28 ,  G06F9/30

CPC分类号： G06F9/261 ,  G06F9/265 ,  G06F9/28 ,  G06F9/30149

摘要： The present invention includes a suboperation code control memory which stores data for generating a heading address of a microprogram for an instruction having a suboperation code. Access to an operation code control memory by the ordinary operation code and the access to suboperation code control memory are carried out simultaneously. The heading address of the microprogram is generated by editing the data read from the respective control memories. The storage capacity needed for the suboperation memory is reduced and still no problem occurs in assigning microinstruction addresses, and the heading address of a microprogram for the instruction having a relevant suboperation code is produced without any additional time.

摘要翻译： PCT No.PCT / JP84 / 00534 Sec。 371日期1985年6月25日第 102（e）日期1985年6月25日PCT提交1984年11月8日PCT公布。 第WO85 / 02277号公报 日期：1985年5月23日。本发明包括一个子代码控制存储器，其存储用于产生用于具有子代码的指令的微程序的标题地址的数据。 通过普通操作代码访问操作代码控制存储器和对子代码控制存储器的访问同时进行。 通过编辑从各个控制存储器读取的数据来产生微程序的标题地址。 减少存储器所需的存储容量减少，在分配微指令地址时仍然没有问题，并且在没有任何额外时间的情况下产生具有相关子编码的指令的微程序的标题地址。

公开(公告)号：US4852021A

公开(公告)日：1989-07-25

申请号：US198659

申请日：1988-05-19

申请人： Aiichiro Inoue ,  Katsumi Onishi ,  Yuji Oinaga ,  Kenichi Nojima

发明人： Aiichiro Inoue ,  Katsumi Onishi ,  Yuji Oinaga ,  Kenichi Nojima

IPC分类号： G06F15/16 ,  G06F13/00 ,  G06F15/17 ,  G06F15/173

CPC分类号： G06F15/17

摘要： A system for controlling the transfer of commands between processors of a multiprocessor system, including a single control unit connected to all the processors by separate information transfer lines. The control unit selects the processor generating a command transfer request signal in a predetermined priority order and receives the processor address from the selected processor. The receiving processor and predetermined transfer information are determined in accordance with the selected processor, the processor address, and the processor status information determined by the processor address. The predetermined transfer information is transferred to the receiving processor via an information transfer path established between the selected processor and the receiving processor.

摘要翻译： 一种用于控制多处理器系统的处理器之间的命令传送的系统，包括通过单独的信息传输线连接到所有处理器的单个控制单元。 控制单元选择处理器以预定优先级顺序生成命令传送请求信号，并从所选择的处理器接收处理器地址。 根据所选择的处理器，处理器地址和由处理器地址确定的处理器状态信息确定接收处理器和预定传送信息。 预定的传送信息经由在所选择的处理器和接收处理器之间建立的信息传送路径传送到接收处理器。

公开(公告)号：US5043868A

公开(公告)日：1991-08-27

申请号：US453193

申请日：1989-12-19

申请人： Toshiaki Kitamura ,  Yuji Oinaga ,  Katsumi Onishi

发明人： Toshiaki Kitamura ,  Yuji Oinaga ,  Katsumi Onishi

IPC分类号： G06F9/38

CPC分类号： G06F9/3824

摘要： A system for computer pipeline operation in which a plurality of instructions are executed in parallel by commencing, before the termination of execution of the preceding instruction, the execution of the present instruction, including a conflict detection unit, a data establishment indication unit, and a source data by-pass unit. The source data by-pass unit by-passes a source data to the processing stage which requires this source data immediately after conflict is detected between the result data of the preceding instruction and the source data of the present instruction and the establishment of the source data of the present instruction is detected.

摘要翻译： 一种用于计算机流水线操作的系统，其中在执行前一指令之前开始并行执行多条指令，执行本指令，包括冲突检测单元，数据建立指示单元和 源数据旁路单元。 源数据旁路单元将源数据旁路传递到处理阶段，该处理阶段在先前指令的结果数据与当前指令的源数据和源数据的建立之间检测到冲突之后立即需要该源数据 检测到本指令。

公开(公告)号：US4977496A

公开(公告)日：1990-12-11

申请号：US752190

申请日：1985-06-25

申请人： Katsumi Onishi ,  Yuto Ono

发明人： Katsumi Onishi ,  Yuto Ono

IPC分类号： G06F9/06 ,  G06F9/38

CPC分类号： G06F9/3804

摘要： According to the present invention, a calculation for determining branching conditions is carried out during the fetching of the branch-to instruction. The branching instruction causes a branch to the specified branch-to address depending on whether an incremented index is larger or smaller than a comparison number. The determination is made by adding an increment to the index and comparing the result with the comparison number. These BXH and BXLE instructions can be processed at a high speed.

摘要翻译： PCT No.PCT / JP84 / 00536 Sec。 371日期1985年6月25日第 102（e）日期1985年6月25日PCT提交1984年11月8日PCT公布。 出版物WO85 / 02280 日期：1985年5月23日。根据本发明，在分支指令的取出期间执行用于确定分支条件的计算。 分支指令根据增量索引是大于还是小于比较数，使分支到指定的分支到地址。 通过向索引添加增量并将结果与​​比较数字进行比较来确定。 这些BXH和BXLE指令可以高速处理。

公开(公告)号：US4812970A

公开(公告)日：1989-03-14

申请号：US758664

申请日：1985-07-25

申请人： Toshiaki Kitamura ,  Katsumi Onishi ,  Yuji Oinaga

发明人： Toshiaki Kitamura ,  Katsumi Onishi ,  Yuji Oinaga

IPC分类号： G06F9/28 ,  G06F9/38

CPC分类号： G06F9/3867 ,  G06F9/28

摘要： According to the present invention, in a data processing unit which executes pipeline processings by developing an instruction into multiple flows through microprogram control, is a method provided where the microinstruction is divided into a part for controlling a first stage of pipeline and a part for controlling second and successive stages. The part for controlling the first stage is read simultaneously with the part for controlling the second and successive stages of the flow prior to the current flow. The present invention thus provides an advantage in that microprogram control can be employed for the first stage of the pipeline and resulting in a data processing unit which is capable of executing more flexible pipeline processings than the prior art can be formed. In an instructs a field for controlling the first stage of pipeline is separated from the fields for controlling the other stages and it is read at the same timing as that for reading the fields for controlling the second and successive stages of the flow just prior to the current flow. As a result, the first state of pipeline in the second and successive flow is controlled by microprogram control.

摘要翻译： PCT No.PCT / JP84 / 00533 Sec。 371日期1985年6月25日第 102（e）日期1985年6月25日PCT提交1984年11月8日PCT公布。 公开号WO85 / 02278 日期：1985年5月23日。根据本发明，在通过将指令发展成通过微程序控制的多个流程来执行流水线处理的数据处理单元中，提供了一种方法，其中将微指令分为用于控制第一阶段 管道和控制第二阶段和后续阶段的部分。 用于控制第一阶段的部分与用于控制当前流动之前的流的第二阶段和后续阶段的部分同时读取。 因此，本发明提供了一种优点，即微流程控制可以用于管道的第一级，并且导致能够执行比现有技术可以形成更灵活的流水线处理的数据处理单元。 在指令中，用于控制流水线的第一阶段的区域与用于控制其他阶段的区域分离，并且在与用于控制正好在流程之前控制流程的第二阶段和后续阶段的区域相同的时刻读取 当前流。 结果，第二和连续流中的第一流水线由微程序控制来控制。

公开(公告)号：US4802113A

公开(公告)日：1989-01-31

申请号：US758665

申请日：1985-06-25

申请人： Katsumi Onishi ,  Yuji Oinaga ,  Kohei Otsuyama

发明人： Katsumi Onishi ,  Yuji Oinaga ,  Kohei Otsuyama

IPC分类号： G06F9/32 ,  G06F9/38 ,  G06F9/00

CPC分类号： G06F9/3804 ,  G06F9/321

摘要： According to the present invention, an instruction address register unit I for reading instructions and an instruction address register unit II for indicating the address of the instruction being executed in the pipeline are provided independently. The address of a branching instruction is held in the instruction address register unit II until said instruction passes through the pipeline, the content of instruction address register unit I is updated when branching of the branching instruction is determined, and thereby delay in reading an instruction after 8 bytes at the branching address can be reduced.

摘要翻译： PCT No.PCT / JP84 / 00535 Sec。 371日期1985年6月25日第 102（e）日期1985年6月25日PCT提交1984年11月8日PCT公布。 第WO85 / 02279号公报 1985年5月23日。根据本发明，独立地提供用于读取指令的指令地址寄存器单元I和用于指示正​​在流水线中执行的指令的地址的指令地址寄存器单元II。 分支指令的地址被保持在指令地址寄存器单元II中，直到所述指令通过流水线，当分支指令的分支被确定时，指令地址寄存器单元I的内容被更新，从而延迟读取指令 可以减少分支地址处的8个字节。