公开(公告)号：US4759021A

公开(公告)日：1988-07-19

申请号：US920986

申请日：1986-09-30

申请人： Ikuo Kawaguchi ,  Masaaki Inadachi ,  Shuji Kikuchi

发明人： Ikuo Kawaguchi ,  Masaaki Inadachi ,  Shuji Kikuchi

IPC分类号： G01R31/319 ,  G06F11/22

CPC分类号： G01R31/31921

摘要： In a semiconductor testing device of LSI or the like, a high-speed small-capacity memory (50) is provided in addition to low-speed large-capacity memories (11.about.14) for interleave operation, and test patterns after a branch operation are previously stored in the memory (50). When test patterns are to be read in sequence the reading is performed from the low-speed large-capacity memories (11.about.14), and when branch is produced in the reading sequence the changing is performed to the high-speed small-capacity memory (50) and the test patterns are read from the high-speed small-capacity memory (50) until the reading from the low-speed large-capacity memories (11.about.14) again becomes possible. Thereby, the test patterns of a large number can be outputted without generating a dummy cycle.

摘要翻译： PCT No.PCT / JP86 / 00039 Sec。 371日期1986年9月30日第 102（e）1986年9月30日PCT申请人1986年1月31日PCT公布。 出版物WO86 / 04686 日本1986年8月14日。在LSI等的半导体测试装置中，除了用于交错操作的低速大容量存储器（11差分14）之外还提供高速小容量存储器（50） 并且分支操作之后的测试模式预先存储在存储器（50）中。 当要读取测试图案时，从低速大容量存储器（11差分14）进行读取，并且当在读取顺序中产生分支时，对高速小容量存储器 （50），并且从高速小容量存储器（50）读取测试图案，直到从低速大容量存储器（11差分14）读取再次变为可能。 因此，可以输出大量的测试图案而不产生虚拟周期。

公开(公告)号：US4117545A

公开(公告)日：1978-09-26

申请号：US778108

申请日：1977-03-16

申请人： Masaaki Inadachi

发明人： Masaaki Inadachi

IPC分类号： G11C11/411 ,  G11C7/02 ,  G11C11/401 ,  G11C11/4099 ,  G11C13/00

CPC分类号： G11C11/4099

摘要： A memory comprises a plurality of memory cell groups of different memory cell structure, dummy cell groups of different cell structure arranged one for each or several of said memory cell groups, a means for selecting a desired memory cell and a dummy cell corresponding to the group of that memory cell, and a means for differentially sensing outputs of said selected dummy cell and said selected memory cell.

公开(公告)号：US4130896A

公开(公告)日：1978-12-19

申请号：US773418

申请日：1977-03-01

申请人： Masaaki Inadachi

发明人： Masaaki Inadachi

IPC分类号： G11C11/407 ,  G11C11/408 ,  G11C11/40

CPC分类号： G11C11/4082

摘要： A peripheral circuit in a memory system comprising an address buffer circuit, a driver circuit and a control circuit includes two precharge signal generating circuits, one for supplying a precharge signal to the address buffer circuit and the other for supplying a precharge signal to the driver circuit and the control circuit.

摘要翻译： 包括地址缓冲电路，驱动电路和控制电路的存储器系统中的外围电路包括两个预充电信号发生电路，一个用于向地址缓冲器电路提供预充电信号，另一个用于向驱动器电路提供预充电信号 和控制电路。