公开(公告)号：US20070005869A1

公开(公告)日：2007-01-04

申请号：US11172254

申请日：2005-06-29

申请人： Jasper Balraj ,  Geetani Edirisooriya ,  John Lee ,  Robert Strong ,  Jeffrey Rabe ,  Amber Huffman ,  Daniel Nemiroff ,  Rajeev Nalawadi

发明人： Jasper Balraj ,  Geetani Edirisooriya ,  John Lee ,  Robert Strong ,  Jeffrey Rabe ,  Amber Huffman ,  Daniel Nemiroff ,  Rajeev Nalawadi

IPC分类号： G06F12/06 ,  G06F12/00

CPC分类号： G06F9/4401

摘要： A computer system provides a program access to a first register during real mode operation by using an index register and a data register, wherein the index register and the data register are located in real mode memory space and the first register is located outside of real mode memory space.

摘要翻译： 计算机系统通过使用索引寄存器和数据寄存器在实模式操作期间提供对第一寄存器的访问，其中索引寄存器和数据寄存器位于实模式存储器空间中，并且第一寄存器位于实模式之外 内存空间。

公开(公告)号：US07376782B2

公开(公告)日：2008-05-20

申请号：US11172254

申请日：2005-06-29

申请人： Jasper Balraj ,  Geetani R. Edirisooriya ,  John P. Lee ,  Robert Strong ,  Jeffrey L. Rabe ,  Amber Huffman ,  Daniel Nemiroff ,  Rajeev Nalawadi

发明人： Jasper Balraj ,  Geetani R. Edirisooriya ,  John P. Lee ,  Robert Strong ,  Jeffrey L. Rabe ,  Amber Huffman ,  Daniel Nemiroff ,  Rajeev Nalawadi

IPC分类号： G06F12/00

CPC分类号： G06F9/4401

摘要： A computer system provides a program access to a first register during real mode operation by using an index register and a data register, wherein the index register and the data register are located in real mode memory space and the first register is located outside of real mode memory space.

摘要翻译： 计算机系统通过使用索引寄存器和数据寄存器在实模式操作期间提供对第一寄存器的访问，其中索引寄存器和数据寄存器位于实模式存储器空间中，并且第一寄存器位于实模式之外 内存空间。

公开(公告)号：US08352764B2

公开(公告)日：2013-01-08

申请号：US12286188

申请日：2008-09-29

申请人： Sin Tan ,  Sivakumar Radhakrishnan ,  Bruce A. Tennant ,  Jasper Balraj ,  Altug Koker

发明人： Sin Tan ,  Sivakumar Radhakrishnan ,  Bruce A. Tennant ,  Jasper Balraj ,  Altug Koker

IPC分类号： G06F1/32 ,  G06F1/26

CPC分类号： G06F1/3287 ,  G06F1/3209 ,  Y02D10/171 ,  Y02D50/20

摘要： In one embodiment, the present invention includes power control logic for squelch detection circuitry to enable selective enabling of one or more squelch detection circuits of an interconnect interface in a low power mode. The logic may include a squelch mode control register to select a first mode or a second mode of power control, a second register coupled to the squelch mode control register to receive software settings to indicate which squelch detect circuit(s) to disable in a low power state of the interconnect, and a detector to dynamically detect a logical lane zero of the interconnect in the second mode. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括用于静噪检测电路的功率控制逻辑，以使得能够以低功率模式选择性地启用互连接口的一个或多个静噪检测电路。 逻辑可以包括静噪模式控制寄存器以选择第一模式或第二模式的功率控制;第二寄存器，耦合到静噪模式控制寄存器以接收软件设置，以指示哪个静噪检测电路在低电平中禁用 互连的功率状态，以及用于在第二模式中动态地检测互连的逻辑通道零点的检测器。 描述和要求保护其他实施例。

公开(公告)号：US20100081406A1

公开(公告)日：2010-04-01

申请号：US12286188

申请日：2008-09-29

申请人： Sin Tan ,  Sivakumar Radhakrishnan ,  Bruce A. Tennant ,  Jasper Balraj ,  Altug Koker

发明人： Sin Tan ,  Sivakumar Radhakrishnan ,  Bruce A. Tennant ,  Jasper Balraj ,  Altug Koker

IPC分类号： H04B1/10

CPC分类号： G06F1/3287 ,  G06F1/3209 ,  Y02D10/171 ,  Y02D50/20

摘要： In one embodiment, the present invention includes power control logic for squelch detection circuitry to enable selective enabling of one or more squelch detection circuits of an interconnect interface in a low power mode. The logic may include a squelch mode control register to select a first mode or a second mode of power control, a second register coupled to the squelch mode control register to receive software settings to indicate which squelch detect circuit(s) to disable in a low power state of the interconnect, and a detector to dynamically detect a logical lane zero of the interconnect in the second mode. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括用于静噪检测电路的功率控制逻辑，以使得能够以低功率模式选择性地启用互连接口的一个或多个静噪检测电路。 逻辑可以包括静噪模式控制寄存器以选择第一模式或第二模式的功率控制;第二寄存器，耦合到静噪模式控制寄存器以接收软件设置，以指示哪个静噪检测电路在低电平中禁用 互连的功率状态，以及用于在第二模式中动态地检测互连的逻辑通道零点的检测器。 描述和要求保护其他实施例。