公开(公告)号：US07024327B1

公开(公告)日：2006-04-04

申请号：US10323506

申请日：2002-12-18

申请人： Jayabrata Ghosh Dastidar ,  Adam Wright ,  Hung Hing Anthony Pang ,  Binh Vo ,  Ajay Nagarandal ,  Paul J. Tracy ,  Michael Harms

发明人： Jayabrata Ghosh Dastidar ,  Adam Wright ,  Hung Hing Anthony Pang ,  Binh Vo ,  Ajay Nagarandal ,  Paul J. Tracy ,  Michael Harms

IPC分类号： G01R31/00 ,  G01R31/14

CPC分类号： G01R31/318314 ,  G01R31/318307

摘要： Programmable circuits have a programmable interconnect structure that connects programmable circuit elements. Tests patterns can be automatically generated for the programmable circuit elements and interconnections on a programmable circuit. A connectivity graph represents programmable interconnections and functions as nodes. Tests routes are generated that connect the nodes in the connectivity graph between control points and observation points on the programmable circuit. The routes are grouped into configuration patterns that can be tested in one test cycle. Test vectors are then applied to the routes to determine if the interconnects and circuit functions are operable. Systems and methods of the present invention automatically create test patterns for a programmable circuit to reduce engineer time. The present invention also reduces test time and resources by increasing the number of interconnections and circuit elements tested in each configuration pattern.

摘要翻译： 可编程电路具有连接可编程电路元件的可编程互连结构。 对可编程电路元件和可编程电路的互连可以自动生成测试图案。 连接图表示可编程互连并作为节点。 生成测试路线，连接可控电路上的控制点和观测点之间的连接图中的节点。 路由被分组成可以在一个测试周期中测试的配置模式。 然后将测试向量应用于路由以确定互连和电路功能是否可操作。 本发明的系统和方法自动创建可编程电路的测试模式，以减少工程师的时间。 本发明还通过增加在每个配置模式中测试的互连和电路元件的数量来减少测试时间和资源。

公开(公告)号：US07409669B1

公开(公告)日：2008-08-05

申请号：US10459187

申请日：2003-06-10

申请人： Jayabrata Ghosh Dastidar ,  Paul J. Tracy ,  Adam Wright

发明人： Jayabrata Ghosh Dastidar ,  Paul J. Tracy ,  Adam Wright

IPC分类号： G06F17/50

CPC分类号： G01R31/318516

摘要： Techniques are provided that control the generation of test routes to improve the ability of a test system to isolate defects on programmable circuits. A test generator creates test routes that test the horizontal resources. In these test routes, the inputs of each circuit element are only connected to other circuit elements in the same row. Test routes are also generated to test the vertical resources. Each of theses test routes is allowed to make only one transition from between two different rows of circuit elements. The configuration generator includes a post processor that ensures all source drivers in the test routes connect to at least two sinks.

摘要翻译： 提供了技术来控制测试路线的产生，以提高测试系统隔离可编程电路上的缺陷的能力。 测试生成器创建测试水平资源的测试路由。 在这些测试路线中，每个电路元件的输入仅与同一行中的其他电路元件连接。 还生成测试路线以测试垂直资源。 这些测试路线中的每一条允许仅从两行不同的电路元件之间仅进行一次转换。 配置生成器包括后处理器，其确保测试路由中的所有源驱动器连接至少两个汇。

公开(公告)号：US07301836B1

公开(公告)日：2007-11-27

申请号：US11257861

申请日：2005-10-25

申请人： Dhananjay Srinivasa Raghavan ,  Paul J. Tracy

发明人： Dhananjay Srinivasa Raghavan ,  Paul J. Tracy

IPC分类号： G11C29/00 ,  G11C7/00

CPC分类号： G01R31/31932 ,  G01R31/3172 ,  G01R31/31924

摘要： An integrated circuit is provided that includes testing circuitry for testing input-output circuits. The integrated circuit contains input-output circuits that each have associated input-output pins and input and output buffers. Each input-output circuit has associated features such as a weak pull-up feature, a voltage clamp diode feature, a bus hold feature, an open-drain feature, a differential input termination resistance feature, and a single-ended/differential mode selection feature. An input-output feature control register receives input-output circuit feature selection instructions. The feature selection instructions contain feature selection bits whose values determine which of the input-output circuit features are enabled in a set of input-output circuits for testing on the integrated circuit. The feature selection instructions can selectively enable one or more input-output circuit features in each input-output circuit. Different feature selection instructions can be loaded into the feature control register to systematically test the input-output circuit features.

摘要翻译： 提供了一个集成电路，其中包括用于测试输入 - 输出电路的测试电路。 集成电路包含各自具有相关输入输出引脚和输入和输出缓冲器的输入输出电路。 每个输入 - 输出电路都具有相关的功能，如弱上拉功能，电压钳位二极管特性，总线保持功能，开漏特性，差分输入端接电阻特性以及单端/差分模式选择 特征。 输入输出特征控制寄存器接收输入输出电路特征选择指令。 特征选择指令包含特征选择位，其值确定在一组用于在集成电路上进行测试的输入输出电路中使能输入输出电路特征的哪一个。 特征选择指令可以选择性地启用每个输入 - 输出电路中的一个或多个输入 - 输出电路特征。 可以将不同的特征选择指令加载到特征控制寄存器中，以系统地测试输入 - 输出电路特性。