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    Methods of forming conductive structures using a dual metal hard mask technique
    6.
    发明授权
    Methods of forming conductive structures using a dual metal hard mask technique 有权
    使用双金属硬掩模技术形成导电结构的方法

    公开(公告)号：US08859418B2

    公开(公告)日：2014-10-14

    申请号：US13348256

    申请日：2012-01-11

    申请人： Torsten Huisinga ,  Jens Hahn ,  Kai Frohberg

    发明人： Torsten Huisinga ,  Jens Hahn ,  Kai Frohberg

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/76816 ,  H01L21/31144

    摘要： Disclosed herein are various methods of forming conductive structures, such as conductive lines and vias, using a dual metal hard mask integration technique. In one example, the method includes forming a first layer of insulating material, forming a first patterned metal hard mask layer above the first layer of insulating material, forming a second patterned metal hard mask layer above the first patterned metal hard mask layer, performing at least one etching process through both of the second patterned metal hard mask layer and the first patterned metal hard mask layer to define a trench in the first layer of insulating material and forming a conductive structure in the trench.

    摘要翻译： 本文公开了使用双金属硬掩模积分技术形成导电结构（例如导电线和通孔）的各种方法。 在一个示例中，该方法包括形成第一绝缘材料层，在第一绝缘材料层上方形成第一图案化金属硬掩模层，在第一图案化金属硬掩模层上方形成第二图案化金属硬掩模层， 通过所述第二图案化金属硬掩模层和所述第一图案化金属硬掩模层之间的至少一个蚀刻工艺来限定所述第一绝缘材料层中的沟槽并在所述沟槽中形成导电结构。

    Methods of Forming Conductive Structures Using a Dual Metal Hard Mask Technique
    7.
    发明申请
    Methods of Forming Conductive Structures Using a Dual Metal Hard Mask Technique 有权
    使用双金属硬掩模技术形成导电结构的方法

    公开(公告)号：US20130178057A1

    公开(公告)日：2013-07-11

    申请号：US13348256

    申请日：2012-01-11

    申请人： Torsten Huisinga ,  Jens Hahn ,  Kai Frohberg

    发明人： Torsten Huisinga ,  Jens Hahn ,  Kai Frohberg

    IPC分类号： H01L21/768

    CPC分类号： H01L21/76816 ,  H01L21/31144

    摘要： Disclosed herein are various methods of forming conductive structures, such as conductive lines and vias, using a dual metal hard mask integration technique. In one example, the method includes forming a first layer of insulating material, forming a first patterned metal hard mask layer above the first layer of insulating material, forming a second patterned metal hard mask layer above the first patterned metal hard mask layer, performing at least one etching process through both of the second patterned metal hard mask layer and the first patterned metal hard mask layer to define a trench in the first layer of insulating material and forming a conductive structure in the trench.

    摘要翻译： 本文公开了使用双金属硬掩模积分技术形成导电结构（例如导电线和通孔）的各种方法。 在一个示例中，该方法包括形成第一绝缘材料层，在第一绝缘材料层上方形成第一图案化金属硬掩模层，在第一图案化金属硬掩模层上方形成第二图案化金属硬掩模层， 通过所述第二图案化金属硬掩模层和所述第一图案化金属硬掩模层之间的至少一个蚀刻工艺来限定所述第一绝缘材料层中的沟槽并在所述沟槽中形成导电结构。

    Selective shrinkage of contact elements in a semiconductor device
    8.
    发明授权
    Selective shrinkage of contact elements in a semiconductor device 有权
    半导体器件中接触元件的选择性收缩

    公开(公告)号：US08536050B2

    公开(公告)日：2013-09-17

    申请号：US13102411

    申请日：2011-05-06

    申请人： Kai Frohberg ,  Ralf Richter ,  Torsten Huisinga ,  Katrin Reiche

    发明人： Kai Frohberg ,  Ralf Richter ,  Torsten Huisinga ,  Katrin Reiche

    IPC分类号： H01L21/4763

    CPC分类号： H01L23/485 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76897 ,  H01L21/823425 ,  H01L21/823475 ,  H01L2924/0002 ,  H01L2924/00

    摘要： In sophisticated semiconductor devices, the contact elements connecting to active semiconductor regions having formed thereabove closely spaced gate electrode structures may be provided on the basis of a liner material so as to reduce the lateral width of the contact opening, while, on the other hand, non-critical contact elements may be formed on the basis of non-reduced lateral dimensions. To this end, at least a first portion of the critical contact element is formed and provided with a liner material prior to forming the non-critical contact element.

    摘要翻译： 在复杂的半导体器件中，可以基于衬垫材料提供连接到形成在其上方的紧密间隔的栅电极结构的有源半导体区域的接触元件，以便减小接触开口的横向宽度，而另一方面， 非临界接触元件可以基于非减小的横向尺寸形成。 为此，临界接触元件的至少第一部分形成并在形成非关键接触元件之前设置有衬垫材料。

    METHODS OF FABRICATING INTEGRATED CIRCUITS WITH THE ELIMINATION OF VOIDS IN INTERLAYER DIELECTICS
    9.
    发明申请
    METHODS OF FABRICATING INTEGRATED CIRCUITS WITH THE ELIMINATION OF VOIDS IN INTERLAYER DIELECTICS 审中-公开
    一体化电路消除中间层电路中的失调的方法

    公开(公告)号：US20130189822A1

    公开(公告)日：2013-07-25

    申请号：US13357285

    申请日：2012-01-24

    申请人： Kai Frohberg ,  Torsten Huisinga ,  Katrin Reiche

    发明人： Kai Frohberg ,  Torsten Huisinga ,  Katrin Reiche

    IPC分类号： H01L21/336

    CPC分类号： H01L21/823425 ,  H01L21/823475 ,  H01L29/7833

    摘要： Methods are provided for fabricating integrated circuits that include forming first and second spaced apart gate structures overlying a semiconductor substrate, and forming first and second spaced apart source/drain regions in the semiconductor substrate between the gate structures. A first layer of insulating material is deposited overlying the gate structures and the source/drain regions by a process of atomic layer deposition, and a second layer of insulating material is deposited overlying the first layer by a process of chemical vapor deposition. First and second openings are etched through the second layer and the first layer to expose portions of the source/drain regions. The first and second openings are filled with conductive material to form first and second spaced apart contacts, electrically isolated from each other, in electrical contact with the first and second source/drain regions.

    摘要翻译： 提供了用于制造集成电路的方法，其包括形成覆盖半导体衬底的第一和第二间隔开的栅极结构，以及在栅极结构之间的半导体衬底中形成第一和第二间隔开的源/漏区。 通过原子层沉积的过程沉积覆盖栅极结构和源极/漏极区的第一绝缘材料层，并且通过化学气相沉积工艺将第二层绝缘材料沉积在第一层上。 通过第二层和第一层蚀刻第一和第二开口以暴露源/漏区的部分。 第一和第二开口用导电材料填充以形成与第一和第二源极/漏极区域电接触的彼此电隔离的第一和第二间隔开的触点。