公开(公告)号：US08219943B2

公开(公告)日：2012-07-10

申请号：US12425603

申请日：2009-04-17

申请人： John M Cohn ,  James A. Culp ,  Ulrich A. Finkler ,  Fook-Luen Heng ,  Mark A. Lavin ,  Jin Fuw Lee ,  Lars W. Liebmann ,  Gregory A. Northrop ,  Nakgeuon Seong ,  Rama N. Singh ,  Leon Stok ,  Pieter J. Woeltgens

发明人： John M Cohn ,  James A. Culp ,  Ulrich A. Finkler ,  Fook-Luen Heng ,  Mark A. Lavin ,  Jin Fuw Lee ,  Lars W. Liebmann ,  Gregory A. Northrop ,  Nakgeuon Seong ,  Rama N. Singh ,  Leon Stok ,  Pieter J. Woeltgens

IPC分类号： G06F17/50 ,  G06F19/00 ,  G03F1/00 ,  G21K5/00

CPC分类号： G06F17/5081 ,  G06F17/5009 ,  G06F17/5072

摘要： A design system for designing complex integrated circuits (ICs), a method of IC design and program product therefor. A layout unit receives a circuit description representing portions in a grid and glyph format. A checking unit checks grid and glyph portions of the design. An elaboration unit generates a target layout from the checked design. A data prep unit prepares the target layout for mask making. A pattern caching unit selectively replaces portions of the design with previously cached results for improved design efficiency.

摘要翻译： 一种用于设计复杂集成电路（IC）的设计系统，一种IC设计方法和程序产品。 布局单元接收表示网格和字形格式的部分的电路描述。 检查单元检查设计的网格和字形部分。 精心设计单元从检查的设计生成目标布局。 数据准备单元准备掩模制作的目标布局。 模式高速缓存单元用先前缓存的结果有选择地替换设计的部分，以提高设计效率。

公开(公告)号：US20110077916A1

公开(公告)日：2011-03-31

申请号：US12570195

申请日：2009-09-30

申请人： John M Cohn ,  Ulrich A. Finkler ,  David J. Hathaway ,  Jefrey G. Hemmett ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Gie Lee ,  Wayne H. Woods, JR. ,  Cole E. Zemke

发明人： John M Cohn ,  Ulrich A. Finkler ,  David J. Hathaway ,  Jefrey G. Hemmett ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Gie Lee ,  Wayne H. Woods, JR. ,  Cole E. Zemke

IPC分类号： G06F17/10 ,  G06F17/17 ,  G06F1/02

CPC分类号： G06F17/175

摘要： Methods for modeling a random variable with spatially inhomogenous statistical correlation versus distance, standard deviation, and mean by spatial interpolation with statistical corrections. The method includes assigning statistically independent random variable to a set of seed points in a coordinate frame and defining a plurality of test points at respective spatial locations in the coordinate frame. A equation for a random variable is determined for each of the test points by spatial interpolation from one or more of the random variable assigned to the seed points. The method further includes adjusting the equation of the random variable at each of the test point with respective correction factor equations.

摘要翻译： 用空间不均匀的统计学相关性与距离，标准偏差和通过统计学校正的空间插值的平均值来建模随机变量的方法。 该方法包括将统计独立的随机变量分配给坐标系中的一组种子点并在坐标系中的相应空间位置定义多个测试点。 通过从分配给种子点的一个或多个随机变量的空间插值，为每个测试点确定随机变量的等式。 该方法还包括利用相应的校正因子方程来调整每个测试点处的随机变量的方程。

公开(公告)号：US06792582B1

公开(公告)日：2004-09-14

申请号：US09713829

申请日：2000-11-15

申请人： John M Cohn ,  Alvar A. Dean ,  David J. Hathaway ,  David E. Lackey ,  Thomas M. Lepsic ,  Susan K. Lichtensteiger ,  Scott A. Tetreault ,  Sebastian T. Ventrone

发明人： John M Cohn ,  Alvar A. Dean ,  David J. Hathaway ,  David E. Lackey ,  Thomas M. Lepsic ,  Susan K. Lichtensteiger ,  Scott A. Tetreault ,  Sebastian T. Ventrone

IPC分类号： G06F1750

CPC分类号： G06F17/5045 ,  G06F17/5068

摘要： Both logical and physical construction of voltage islands is disclosed. A semiconductor chip design is partitioned into “bins”, which are areas of the design. In this way, a semiconductor chip design may be “sliced” into various areas and the areas may then be assigned to various voltage levels. Each bin may be thought of as a voltage island. Circuits in the design can be added to or removed from the various bins, thereby increasing or decreasing the speed and power of the circuits: the speed and power increase if a circuit is placed into a bin assigned a higher voltage, and the speed and power decrease if a circuit is placed into a bin having a lower voltage. The size and location of the bins may also be changed. By iterating these steps, the optimum power consumption may be met while still meeting speed constraints and other criteria. The present invention is applicable to any placement environment, such as an annealing placement tool, that proceeds through successive refinement of the locations of the circuits on the design and in which the placement process may be interrupted to make changes in placement of the logic.

摘要翻译： 公开了电压岛的逻辑和物理结构。 半导体芯片设计被划分为“箱”，这是设计的区域。 以这种方式，可以将半导体芯片设计“切片”成各种区域，然后将这些区域分配给各种电压电平。 每个仓可以被认为是电压岛。 设计中的电路可以添加到各个机箱中或从各个机箱中移除，从而增加或减少电路的速度和功率：如果将电路放入分配较高电压的箱体中，速度和功率会增加，速度和功率 如果将电路放置在具有较低电压的箱中，则减小。 还可以改变箱子的大小和位置。 通过迭代这些步骤，可以在满足速度限制和其他标准的同时满足最佳功耗。 本发明可应用于诸如退火放置工具的任何放置环境，其通过连续细化设计上的电路的位置并且其中可以中断放置过程以使逻辑的放置变化。