公开(公告)号：US20070051948A1

公开(公告)日：2007-03-08

申请号：US11162128

申请日：2005-08-30

申请人： Jonathan Fales ,  Jerome Lasky

发明人： Jonathan Fales ,  Jerome Lasky

IPC分类号： H01L23/58

CPC分类号： H01L22/32

摘要： A test structure (200, 200′) having an array (224) of test devices (220) for detecting and studying defects that can occur in an integrated circuit device, e.g., a transistor (144), due to the relative positioning of one component (100) of the device with respect to another component (108) of the device. The test devices in the array are of a like kind, but vary in their configuration. The differences in the configurations are predetermined and selected with the intent of forcing defects to occur within at least some of the test devices. During testing, the responses of the test devices are sensed so as to determine whether or not a defect has occurred in any one or more of the test devices. If a defective test device is detected, the corresponding wafer (204) may be subjected to physical failure analysis for yield learning.

摘要翻译： 一种测试结构（200,200'），具有用于检测和研究集成电路器件例如晶体管（144）中可能发生的缺陷的测试器件（220）的阵列（224），由于一个 相对于设备的另一组件（108）的设备的组件（100）。 阵列中的测试设备是类似的，但是它们的配置是不同的。 配置中的差异是预先确定的，其目的是强制在至少一些测试设备内发生缺陷。 在测试期间，感测测试装置的响应，以便确定在任何一个或多个测试装置中是否发生了缺陷。 如果检测到有缺陷的测试装置，则可以对相应的晶片（204）进行用于产量学习的物理故障分析。

公开(公告)号：US07984399B1

公开(公告)日：2011-07-19

申请号：US11965681

申请日：2007-12-27

申请人： Roland Ruehl ,  Mathew Koshy ,  Jonathan Fales ,  Udayan Gumaste

发明人： Roland Ruehl ,  Mathew Koshy ,  Jonathan Fales ,  Udayan Gumaste

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5068

摘要： In random defect yield simulation, a specific defect size interacts with a specific physical design and has a calculated probability of failure associated with it. The failure model is in terms of probability of failure. It provides a solution to the random defect yield simulation problem of chips with a built-in redundancy scheme. The solution first defines the independent failure modes of the chip with a built-in redundancy scheme and efficiently models each mode. Then, it may accumulate the respective probability of failures according to the chip's architecture.

摘要翻译： 在随机缺陷产量模拟中，特定的缺陷尺寸与特定的物理设计相互作用并具有与之相关联的故障的故障概率。 故障模型是以故障概率为依据的。 它提供了具有内置冗余方案的芯片的随机缺陷产量模拟问题的解决方案。 该解决方案首先通过内置冗余方案定义了芯片的独立故障模式，并有效地模拟了每种模式。 然后，它可以根据芯片的架构累积各自的故障概率。

公开(公告)号：US20050193253A1

公开(公告)日：2005-09-01

申请号：US10708184

申请日：2004-02-13

申请人： Jonathan Fales ,  Gregory Fredeman ,  Kevin Gorman ,  Mark Jacunski ,  Toshiaki Kirihata ,  Alan Norris ,  Paul Parries ,  Matthew Wordeman

发明人： Jonathan Fales ,  Gregory Fredeman ,  Kevin Gorman ,  Mark Jacunski ,  Toshiaki Kirihata ,  Alan Norris ,  Paul Parries ,  Matthew Wordeman

IPC分类号： G06F11/00 ,  G11C29/14 ,  G11C29/16

CPC分类号： G11C29/16 ,  G11C29/12015 ,  G11C29/14 ,  G11C2029/0401

摘要： Disclosed is a flexible command multiplication scheme for the built-in-self test (BIST) of a high-speed embedded memory array that segments BIST functionality into remote lower-speed executable instructions and local higher-speed executable instructions. A stand-alone BIST logic controller operates at a lower frequency and communicates with a command multiplier using a low-speed BIST instruction seed set. The command multiplier uses offset or directive registers to drive a logic unit or ALU to generate “n” sets of CAD information which are then time-multiplexed to the embedded memory at a speed “n” times faster than the BIST operating speed.

摘要翻译： 公开了用于高速嵌入式存储器阵列的内置自检（BIST）的灵活的命令乘法方案，其将BIST功能分段成远程低速可执行指令和本地较高速可执行指令。 独立的BIST逻辑控制器以较低的频率工作，并与使用低速BIST指令种子集的命令乘法器进行通信。 命令乘法器使用偏移或指令寄存器来驱动逻辑单元或ALU以产生“n”组CAD信息，然后以比BIST操作速度快n倍的速度将时间复用到嵌入式存储器。