公开(公告)号：US08739095B2

公开(公告)日：2014-05-27

申请号：US12719710

申请日：2010-03-08

申请人： Min Cao ,  Roland Ruehl

发明人： Min Cao ,  Roland Ruehl

IPC分类号： G06F9/455 ,  G06F17/50

CPC分类号： G06F17/50

摘要： Disclosed are a method, apparatus, and computer program product for performing interactive layout editing to address double patterning approaches to implement lithography of electronic designs. A spatial query is performed around the shape(s) being created during editing with the distance of allowed spacing in a single mask. If a design error is encountered, corrective editing may occur to correct the error. Checking may occur to make sure that the error detection and corrective actions can be performed interactively.

摘要翻译： 公开了一种用于执行交互式布局编辑以解决实现电子设计的光刻的双重图案化方法的方法，装置和计算机程序产品。 在编辑期间创建的形状周围执行空间查询，其中单个掩码中允许的间距距离。 如果遇到设计错误，可能会进行纠正编辑，以纠正错误。 可能会发生检查，以确保可以交互式执行错误检测和纠正措施。

公开(公告)号：US08516404B1

公开(公告)日：2013-08-20

申请号：US13341849

申请日：2011-12-30

申请人： Min Cao ,  Roland Ruehl ,  Gilles S. C. Lamant

发明人： Min Cao ,  Roland Ruehl ,  Gilles S. C. Lamant

IPC分类号： G06F17/50

CPC分类号： G03F1/70 ,  G03F7/70433 ,  G03F7/70466

摘要： Disclosed are method(s), system(s), and article(s) of manufacture for implementing a layout of an electronic circuit using one or more constraint checking windows. The method identifies some constraints on multiple-patterning lithography and multiple constraint checking windows for the layout. The method determines one or more metrics for a constraint checking window or for a layout and assigns one or more shapes in the one or more constraint checking windows to their respective mask designs based on the one or more metrics. The method traverses through the one or more constraint checking windows until all shapes in the layout are assigned to their respective mask designs. The method may also determine a processing order for the one or more constraint checking windows based on the distribution of a type of shapes in the layout.

摘要翻译： 公开了用于实现使用一个或多个约束检查窗口的电子电路布局的方法，系统和制品。 该方法识别了对于多图案化光刻和布局的多个约束检查窗口的一些限制。 该方法确定用于约束检查窗口或布局的一个或多个度量，并且基于一个或多个度量将一个或多个约束检查窗口中的一个或多个形状分配给它们各自的掩模设计。 该方法遍历一个或多个约束检查窗口，直到布局中的所有形状分配给它们各自的掩模设计。 该方法还可以基于布局中的形状类型的分布来确定一个或多个约束检查窗口的处理顺序。

公开(公告)号：US08473874B1

公开(公告)日：2013-06-25

申请号：US13215113

申请日：2011-08-22

申请人： Karun Sharma ,  Min Cao ,  Roland Ruehl

发明人： Karun Sharma ,  Min Cao ,  Roland Ruehl

IPC分类号： G06F17/50 ,  G03F1/00 ,  G21K5/00

CPC分类号： G06F17/5081 ,  G03F1/00 ,  G03F7/70433 ,  G03F7/70466 ,  G21K5/00

摘要： A method for automatically generating and prioritizing several design solutions that resolve a double patterning (DP) loop violation in an IC design layout. The method of some embodiments receives a DP loop violation marker and identifies pairs of edges of shapes that form a double patterning loop based on the DP loop violation marker. For each pair of edges that violates the design rule, the method generates one or more design solutions. Each design solution moves a single edge or both edges to resolve the violation. The method of some embodiments computes the cost of applying each design solution to the IC design layout and prioritizes the generated solutions for all the identified pairs of edges based on the computed cost for each solution. The method in some embodiments then selects a solution from the prioritized solutions and applies the selected solution to the design layout.

摘要翻译： 一种用于自动生成和优先排列多个设计解决方案的方法，以解决IC设计布局中的双重图案化（DP）循环违规。 一些实施例的方法接收DP循环违规标记，并基于DP循环违规标记识别形成双重图案化环路的形状边缘对。 对于违反设计规则的每对边缘，该方法生成一个或多个设计解决方案。 每个设计解决方案都会移动单个边缘或两个边缘来解决违规。 一些实施例的方法计算将每个设计解决方案应用于IC设计布局的成本，并且基于每个解决方案的计算成本来为所有所识别的边对对应生成的解决方案的优先级。 一些实施例中的方法随后从优先解决的解决方案中选择解决方案，并将所选择的解决方案应用于设计布局。

公开(公告)号：US07409656B1

公开(公告)日：2008-08-05

申请号：US11225815

申请日：2005-09-12

申请人： Roland Ruehl

发明人： Roland Ruehl

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F8/45

摘要： Disclosed is an improved method and system for implementing parallel processing of computing operations by effectively handling dependencies between different sequences of computing operations. In some approaches, some or all operations corresponding to dependencies between different sequences of operations are duplicated among the different sequences. This approach may be used to implement parallel processing of EDA tools.

摘要翻译： 公开了一种改进的方法和系统，用于通过有效地处理不同的计算操作序列之间的依赖关系来实现计算操作的并行处理。 在一些方法中，对应于不同操作序列之间的依赖关系的一些或所有操作在不同序列之间重复。 该方法可用于实现EDA工具的并行处理。

公开(公告)号：US08448096B1

公开(公告)日：2013-05-21

申请号：US11479600

申请日：2006-06-30

申请人： Xiaojun Wang ,  Roland Ruehl ,  Li-Ling Ma ,  Mathew Koshy ,  Tianhao Zhang ,  Udayan Gumaste ,  Krzysztof Antoni Kozminski ,  Haifang Liao ,  Xinming Tu ,  Xu Zhu

发明人： Xiaojun Wang ,  Roland Ruehl ,  Li-Ling Ma ,  Mathew Koshy ,  Tianhao Zhang ,  Udayan Gumaste ,  Krzysztof Antoni Kozminski ,  Haifang Liao ,  Xinming Tu ,  Xu Zhu

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/04

摘要： Disclosed is a method and system for processing the tasks performed by an IC layout processing tool in parallel. In some approaches, the IC layout is divided into a plurality of layout portions and one or more of the layout portions are processed in parallel, where geometric select operations are performed in which data for different layout portions may be shared between different processing entities. One approach includes the following actions: select phase one operation for performing initial select actions within layout portions; distributed regioning action for local regioning; distributed regioning action for global regioning and binary select; count select aggregation for count-based select operations; and select phase two operations for combining results of selecting of internal shapes and interface shapes.

摘要翻译： 公开了一种用于并行处理由IC布局处理工具执行的任务的方法和系统。 在一些方法中，IC布局被划分为多个布局部分，并且一个或多个布局部分被并行处理，其中进行几何选择操作，其中用于不同布局部分的数据可以在不同处理实体之间共享。 一种方法包括以下操作：选择在布局部分内执行初始选择动作的第一阶段操作; 分布式区域划分行动; 全局分区和二进制选择的分布式分区动作; 对于基于计数的选择操作的计数选择聚合; 并选择第二阶段操作来组合内部形状和界面形状的选择结果。

公开(公告)号：US07689948B1

公开(公告)日：2010-03-30

申请号：US11678593

申请日：2007-02-24

申请人： David White ,  Roland Ruehl ,  Mathew Koshy

发明人： David White ,  Roland Ruehl ,  Mathew Koshy

IPC分类号： G06F17/50 ,  G06F19/00 ,  G01R31/02 ,  G06F11/00

CPC分类号： G06F17/504 ,  G06F2217/10 ,  G06F2217/12 ,  Y02P90/265

摘要： Methods and systems for the integration of models and accurate predictions to score the circuit design, which translates to a more accurate and less complex yield prediction. In the present inventive approach, the computer-implemented methods and systems use at least one processor that is configured for performing at least predicting a physical realization of a layout design based at least in part on one or more model parameters, determining one or more hotspots associated with the layout design, determining a score for each of the one or more hotspots associated with the layout design, and categorizing the one or more hotspots according to at least the score in some embodiments. In some embodiments, the methods or the systems further use at least one processor for the act of determining one or more hotspots by using at least the design intent or the manufacturing information.

摘要翻译： 用于整合模型和准确预测以评估电路设计的方法和系统，其转化为更精确和更不复杂的产量预测。 在本发明的方法中，计算机实现的方法和系统使用至少一个处理器，其被配置为至少部分地基于一个或多个模型参数来执行至少预测布局设计的物理实现，确定一个或多个热点 与布局设计相关联，确定与布局设计相关联的一个或多个热点中的每一个的分数，以及在一些实施例中至少根据分数对一个或多个热点进行分类。 在一些实施例中，方法或系统进一步使用至少一个处理器来通过至少使用设计意图或制造信息来确定一个或多个热点的动作。

公开(公告)号：US09064063B1

公开(公告)日：2015-06-23

申请号：US13445860

申请日：2012-04-12

申请人： Henry Yu ,  Joshua Baudhuin ,  Regis Colwell ,  Harsh Deshmane ,  Elias L. Fallon ,  Sanjib Ghosh ,  Anjna Khanna ,  Yinnie Lee ,  Harindranath Parameswaran ,  Pardeep Juneja ,  Roland Ruehl ,  Simon Simonian ,  Hui Xu ,  Timothy Rosek

发明人： Henry Yu ,  Joshua Baudhuin ,  Regis Colwell ,  Harsh Deshmane ,  Elias L. Fallon ,  Sanjib Ghosh ,  Anjna Khanna ,  Yinnie Lee ,  Harindranath Parameswaran ,  Pardeep Juneja ,  Roland Ruehl ,  Simon Simonian ,  Hui Xu ,  Timothy Rosek

IPC分类号： G06F9/455 ,  G06F17/50

CPC分类号： G06F17/50 ,  G06F17/5068 ,  G06F2217/06

摘要： Disclosed encompasses method, system, computer program product for implementing interactive checking of constraints. Various embodiments bridge schematic design environment and layout environment with a binder mapping process and utilize connectivity information from the schematic design to identify constraint violations early in the physical design stage. The method identifies or creates a layout and identifies or generates an object for a modification process. The method may take snapshot(s) of the design database or may use one or more logs for restoring the design database. The method then identifies or creates scratch pad(s) and performs modification process on the object to generate a change. The method uses scratch pad(s) and trigger(s) to perform constraint checking during the modification process to provide interactive feedback in response to the modification process before committing the change to the persistent database.

摘要翻译： 公开了包括用于实现约束的交互式检查的方法，系统，计算机程序产品。 各种实施方案通过绑定器映射过程桥接原理图设计环境和布局环境，并利用原理图设计中的连接信息在物理设计阶段早期识别约束违规。 该方法识别或创建布局，并识别或生成修改过程的对象。 该方法可以获取设计数据库的快照，或者可以使用一个或多个日志来恢复设计数据库。 该方法然后识别或创建便笺本，并对对象执行修改过程以生成更改。 该方法在修改过程中使用暂存器和触发器执行约束检查，以在向持久性数据库提交更改之前提供响应于修改过程的交互式反馈。

公开(公告)号：US08694943B1

公开(公告)日：2014-04-08

申请号：US13445874

申请日：2012-04-12

申请人： Henry Yu ,  Roland Ruehl ,  Elias L. Fallon ,  Regis Colwell ,  Joshua Baudhuin ,  Hui Xu ,  Harsh Deshmane ,  Yinnie Lee ,  Simon Simonian ,  Harindranath Parameswaran ,  Pardeep Juneja ,  Anjna Khanna ,  Sanjib Ghosh ,  Timothy Rosek

发明人： Henry Yu ,  Roland Ruehl ,  Elias L. Fallon ,  Regis Colwell ,  Joshua Baudhuin ,  Hui Xu ,  Harsh Deshmane ,  Yinnie Lee ,  Simon Simonian ,  Harindranath Parameswaran ,  Pardeep Juneja ,  Anjna Khanna ,  Sanjib Ghosh ,  Timothy Rosek

IPC分类号： G06F17/50

CPC分类号： G06F17/5081

摘要： Disclosed are methods and systems for implementing constraint and connectivity aware physical designs. The method or system provides a connectivity-aware environment to implement electronic designs. For example, the method interactively determines whether an electronic design complies with various constraints by using connectivity information in a nearly real-time manner while the electronic design is being created in some embodiments. The method or system uses the connectivity information provided by a connectivity engine or specified by designers to present feedback to a user as to whether a newly created object or a newly modified object complies or violates certain relevant constraints in an interactive manner or in nearly real-time without having to perform such constraints checking in batch mode. The method further enables one to implement electronic designs by using connectivity information without performing extraction on layouts or rebuilding nets.

摘要翻译： 公开了用于实现约束和连接感知物理设计的方法和系统。 该方法或系统提供了实现电子设计的连接感知环境。 例如，该方法通过在一些实施例中在创建电子设计的同时以几乎实时的方式交互地确定电子设计是否符合各种约束。 该方法或系统使用由连接引擎提供的或由设计者指定的连接信息，以向用户呈现关于新创建的对象或新修改的对象是否以交互方式或几乎实时的方式来遵守或违反某些相关约束的反馈， 时间，而不必在批处理模式下执行这种约束检查。 该方法还使得能够通过使用连接信息来实现电子设计，而不在布局或重建网络上执行提取。

公开(公告)号：US20110219341A1

公开(公告)日：2011-09-08

申请号：US12719710

申请日：2010-03-08

申请人： Min CAO ,  Roland RUEHL

发明人： Min CAO ,  Roland RUEHL

IPC分类号： G06F17/50

CPC分类号： G06F17/50

摘要： Disclosed are a method, apparatus, and computer program product for performing interactive layout editing to address double patterning approaches to implement lithography of electronic designs. A spatial query is performed around the shape(s) being created during editing with the distance of allowed spacing in a single mask. If a design error is encountered, corrective editing may occur to correct the error. Checking may occur to make sure that the error detection and corrective actions can be performed interactively.

摘要翻译： 公开了一种用于执行交互式布局编辑以解决实现电子设计的光刻的双重图案化方法的方法，装置和计算机程序产品。 在编辑期间创建的形状周围执行空间查询，其中单个掩码中允许的间距距离。 如果遇到设计错误，可能会进行纠正编辑，以纠正错误。 可能会发生检查，以确保可以交互式执行错误检测和纠正措施。

公开(公告)号：US07984399B1

公开(公告)日：2011-07-19

申请号：US11965681

申请日：2007-12-27

申请人： Roland Ruehl ,  Mathew Koshy ,  Jonathan Fales ,  Udayan Gumaste

发明人： Roland Ruehl ,  Mathew Koshy ,  Jonathan Fales ,  Udayan Gumaste

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5068

摘要： In random defect yield simulation, a specific defect size interacts with a specific physical design and has a calculated probability of failure associated with it. The failure model is in terms of probability of failure. It provides a solution to the random defect yield simulation problem of chips with a built-in redundancy scheme. The solution first defines the independent failure modes of the chip with a built-in redundancy scheme and efficiently models each mode. Then, it may accumulate the respective probability of failures according to the chip's architecture.

摘要翻译： 在随机缺陷产量模拟中，特定的缺陷尺寸与特定的物理设计相互作用并具有与之相关联的故障的故障概率。 故障模型是以故障概率为依据的。 它提供了具有内置冗余方案的芯片的随机缺陷产量模拟问题的解决方案。 该解决方案首先通过内置冗余方案定义了芯片的独立故障模式，并有效地模拟了每种模式。 然后，它可以根据芯片的架构累积各自的故障概率。