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公开(公告)号：US5765190A
公开(公告)日：1998-06-09
申请号：US629927
申请日：1996-04-12
CPC分类号： G06F12/0864 , G06F12/0837 , G06F12/12
摘要： A most recently used bit (25) is used to determine if a data transfer should occur from a fill buffer (20) into a data memory (32) in a cache (15) If the data to be displaced in the data memory (32) has been referenced more recently than the data present in the fill buffer (20), then the transfer should not occur. When a cache miss does occur, a control register (50) is used to determine the conditions for loading the fill buffer (20).
摘要翻译： 最近使用的位（25）用于确定数据传输是否应当从缓冲器（20）到高速缓存（15）中的数据存储器（32）中发生。如果要在数据存储器（32）中移位的数据 ）比填充缓冲器（20）中存在的数据更近被引用，则不应该发生传输。 当发生高速缓存未命中时，使用控制寄存器（50）来确定用于加载填充缓冲器（20）的条件。
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2.发明授权Apparatus and method for optimizing performance of a cache memory in a data processing system 失效用于优化数据处理系统中的高速缓冲存储器的性能的装置和方法公开(公告)号：US06192449B1
公开(公告)日：2001-02-20
申请号：US08629930
申请日：1996-04-12
IPC分类号： G06F1200
CPC分类号： G06F12/0859 , G06F12/0862
摘要： A most recently used bit (25) is used to determine if a data transfer should occur from a fill buffer (20) into a data memory (32) in a cache (15). If the data to be displaced in the data memory (32) has been referenced more recently than the data present in the fill buffer (20), then the transfer should not occur. When a cache miss does occur, a control register (50) is used to determine the conditions for loading the fill buffer (20).
摘要翻译： 最近使用的位（25）用于确定数据传输是否应当从缓冲器（20）到缓存器（15）中的数据存储器（32）中发生。 如果在数据存储器（32）中要移位的数据比填充缓冲器（20）中存在的数据更近被引用，则不应该发生传送。 当发生高速缓存未命中时，使用控制寄存器（50）来确定用于加载填充缓冲器（20）的条件。
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公开(公告)号：US07334158B2
公开(公告)日：2008-02-19
申请号：US10879515
申请日：2004-06-29
IPC分类号： G06F11/00
CPC分类号： G06F1/30 , G06F1/3203 , G06F11/0721 , G06F11/0772
摘要： A processor may receive multiple signals corresponding to potential power faults. A control register in the processor may specify actions to be taken for each of the potential power faults.
摘要翻译： 处理器可以接收对应于潜在电力故障的多个信号。 处理器中的控制寄存器可以指定针对每个潜在电力故障采取的动作。
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公开(公告)号：US08555082B1
公开(公告)日：2013-10-08
申请号：US12749228
申请日：2010-03-29
IPC分类号： G06F12/14
CPC分类号： G06F21/602 , G06F12/1408 , G06F21/575 , G06F21/74 , G06F21/75 , G09C1/00 , H04L9/0618 , H04L2209/12
摘要： The present disclosure includes apparatus, systems, digital logic circuitry and techniques relating to data encoding. A method performed by a system on a chip (SOC) includes receiving data to be output to a memory unit external to the SOC. Also a key for scrambling the received data is received. A proper subset of the key is identified and used to scramble the received data. The scrambled data is output to the memory unit external to the SOC.
摘要翻译： 本公开包括与数据编码有关的装置，系统，数字逻辑电路和技术。 由芯片上的系统（SOC）执行的方法包括接收要输出到SOC外部的存储器单元的数据。 还接收用于加扰接收到的数据的密钥。 识别密钥的适当子集，并用于对接收到的数据进行加扰。 加扰数据被输出到SOC外部的存储器单元。
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公开(公告)号：US07770044B2
公开(公告)日：2010-08-03
申请号：US11945146
申请日：2007-11-26
摘要： An indication that a power supply is ramped up to a threshold level is received. A circuit is woken up in response to receiving the indication if a control field of configuration information is in a first state, and the circuit is not woken up in response to receiving the indication if the control field of configuration information is in a second state.
摘要翻译： 接收到电源斜坡上升到阈值电平的指示。 如果配置信息的控制字段处于第一状态，则响应于接收到指示而唤醒电路，并且如果配置信息的控制字段处于第二状态，则响应于接收到指示而不唤醒电路。
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公开(公告)号：US07302600B2
公开(公告)日：2007-11-27
申请号：US10880762
申请日：2004-06-30
IPC分类号： G06F1/00
摘要： Circuits in a processor may provide an indication that power supplies are ready when waking from a reduced power state. The processor may include timers to measure a period of time, and may utilize voltage detectors to detect the voltages on the power supplies. A control register in the processor may influence the operation.
摘要翻译： 处理器中的电路可以提供当从降低功率状态唤醒时电源准备就绪的指示。 处理器可以包括测量一段时间的定时器，并且可以使用电压检测器来检测电源上的电压。 处理器中的控制寄存器可能会影响操作。
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