公开(公告)号：US5781038A

公开(公告)日：1998-07-14

申请号：US597896

申请日：1996-02-05

申请人： Krishnan Ramamurthy ,  Rong Pan ,  Ross MacTaggart ,  Francois Ducaroir

发明人： Krishnan Ramamurthy ,  Rong Pan ,  Ross MacTaggart ,  Francois Ducaroir

IPC分类号： G01R31/28 ,  H03K5/26 ,  H03L7/06 ,  H03K5/22

CPC分类号： G01R31/2882 ,  H03K5/26 ,  H03L7/06 ,  Y10S331/02

摘要： A means and method for testing high speed phase locked loops (13) in an integrated circuit (12) at a test frequency lower than the operation speed of the phase locked loop (13). A test circuit portion (10) repeatedly tests for a zero level (42) of a recover clock signal (34) from the phase locked loop (13) and a latching flip flop (26) is set to provide a lock indication output (30) as long as repeated samples, taken at a test time (38) continue to indicate a zero level (42) of the recover clock signal (34). The test time (38) is the leading edge (40) of a reference clock signal (36) provided from an external source at a reference clock input (28) to the integrated circuit (12).

摘要翻译： 一种用于在低于锁相环（13）的操作速度的测试频率下测试集成电路（12）中的高速锁相环（13）的装置和方法。 测试电路部分（10）重复测试来自锁相环（13）的恢复时钟信号（34）的零电平（42），并且锁存触发器（26）被设置为提供锁定指示输出（30 ），只要在测试时间（38）拍摄的重复采样继续指示恢复时钟信号（34）的零电平（42）。 测试时间（38）是从参考时钟输入（28）到集成电路（12）的外部源提供的参考时钟信号（36）的前沿（40）。