利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

16 条记录 (耗时 0.024 秒)

    Voltage clamping circuits using MOS transistors and semiconductor chips having the same and methods of clamping voltages
    1.
    发明申请
    Voltage clamping circuits using MOS transistors and semiconductor chips having the same and methods of clamping voltages 有权
    使用具有相同的MOS晶体管和半导体芯片的钳位电路以及钳位电压的方法

    公开(公告)号：US20070177329A1

    公开(公告)日：2007-08-02

    申请号：US11646535

    申请日：2006-12-28

    申请人： Kyoung-Sik Im ,  Han-Gu Kim ,  Jae-Hyok Ko ,  Il-Hun Son ,  Suk-Jin Kim

    发明人： Kyoung-Sik Im ,  Han-Gu Kim ,  Jae-Hyok Ko ,  Il-Hun Son ,  Suk-Jin Kim

    IPC分类号： H05F3/02

    CPC分类号： H05K9/0067

    摘要： A clamping circuit is provided, which may clamp a voltage at a node of a circuit to a stable level by using a transistor already included in the circuit. The clamping circuit may clamp a voltage at a first node of a circuit inside a semiconductor chip to a more stable level when electro-static discharge (ESD) occurs. The clamping circuit may include a transistor and a capacitive element to store a control voltage to turn on the transistor in response to ESD.

    摘要翻译： 提供了钳位电路，其可以通过使用已经包括在电路中的晶体管将电路节点处的电压钳位到稳定的电平。 当发生静电放电（ESD）时，钳位电路可以将半导体芯片内的电路的第一节点处的电压钳位到更稳定的水平。 钳位电路可以包括晶体管和电容元件，以存储控制电压以响应于ESD来导通晶体管。

    Voltage clamping circuits using MOS transistors and semiconductor chips having the same and methods of clamping voltages
    2.
    发明授权
    Voltage clamping circuits using MOS transistors and semiconductor chips having the same and methods of clamping voltages 有权
    使用具有相同的MOS晶体管和半导体芯片的钳位电路以及钳位电压的方法

    公开(公告)号：US07697249B2

    公开(公告)日：2010-04-13

    申请号：US11646535

    申请日：2006-12-28

    申请人： Kyoung-Sik Im ,  Han-Gu Kim ,  Jae-Hyok Ko ,  Il-Hun Son ,  Suk-Jin Kim

    发明人： Kyoung-Sik Im ,  Han-Gu Kim ,  Jae-Hyok Ko ,  Il-Hun Son ,  Suk-Jin Kim

    IPC分类号： H02H3/22

    CPC分类号： H05K9/0067

    摘要： A clamping circuit is provided, which may clamp a voltage at a node of a circuit to a stable level by using a transistor already included in the circuit. The clamping circuit may clamp a voltage at a first node of a circuit inside a semiconductor chip to a more stable level when electro-static discharge (ESD) occurs. The clamping circuit may include a transistor and a capacitive element to store a control voltage to turn on the transistor in response to ESD.

    摘要翻译： 提供了钳位电路，其可以通过使用已经包括在电路中的晶体管将电路节点处的电压钳位到稳定的电平。 当发生静电放电（ESD）时，钳位电路可以将半导体芯片内的电路的第一节点处的电压钳位到更稳定的水平。 钳位电路可以包括晶体管和电容元件，以存储控制电压以响应于ESD来导通晶体管。

    ELECTROSTATIC DISCHARGE PROTECTION DEVICE AND ELECTRONIC DEVICE HAVING THE SAME
    5.
    发明申请
    ELECTROSTATIC DISCHARGE PROTECTION DEVICE AND ELECTRONIC DEVICE HAVING THE SAME 有权
    静电放电保护装置和具有该静电放电保护装置的电子装置

    公开(公告)号：US20160163690A1

    公开(公告)日：2016-06-09

    申请号：US14809299

    申请日：2015-07-27

    申请人： Jae-Hyok Ko ,  Han-Gu Kim ,  Han-Gu Kim ,  Jong-Kyu Song ,  Jin Heo

    发明人： Jae-Hyok Ko ,  Han-Gu Kim ,  Han-Gu Kim ,  Jong-Kyu Song ,  Jin Heo

    IPC分类号： H01L27/02 ,  H01L29/06 ,  H01L29/36 ,  H01L29/10

    CPC分类号： H01L27/0262 ,  H01L27/027

    摘要： In an ESD protection device, a first well of a first conductivity type and a second well of a second conductivity type are formed in a substrate to contact each other. A first impurity region of the first conductivity type and a second impurity region of the second conductivity type are formed in the first well, and are electrically connected to a first electrode pad. The second impurity region is spaced apart from the first impurity region in a direction of the second well. A third impurity region is formed in the second well, has the second conductivity type, and is electrically connected to a second electrode pad. A fourth impurity region is formed in the second well, is located in a direction of the first well from the third impurity region to contact the third impurity region, has the first conductivity type, and is electrically floated.

    摘要翻译： 在ESD保护装置中，第一导电类型的第一阱和第二导电类型的第二阱形成在基板中以彼此接触。 第一导电类型的第一杂质区和第二导电类型的第二杂质区形成在第一阱中，并且电连接到第一电极焊盘。 第二杂质区域在第二阱的方向上与第一杂质区间隔开。 在第二阱中形成第三杂质区，具有第二导电类型，并且电连接到第二电极焊盘。 在第二阱中形成第四杂质区，位于第一阱的从第三杂质区方向接触第三杂质区，具有第一导电类型，并且是电漂浮的。

    Transistor with EOS protection and ESD protection circuit including the same
    6.
    发明申请
    Transistor with EOS protection and ESD protection circuit including the same 有权
    具有EOS保护和ESD保护电路的晶体管包括相同

    公开(公告)号：US20080310061A1

    公开(公告)日：2008-12-18

    申请号：US12213231

    申请日：2008-06-17

    申请人： Chan-Hee Jeon ,  Kyoung-Sik Im ,  Hyun-Jun Choi ,  Han-Gu Kim

    发明人： Chan-Hee Jeon ,  Kyoung-Sik Im ,  Hyun-Jun Choi ,  Han-Gu Kim

    IPC分类号： H02H9/00 ,  H01L29/78

    CPC分类号： H01L27/0285 ,  H01L29/0692 ,  H01L29/0847 ,  H01L29/4238 ,  H01L29/78

    摘要： A transistor with an electrical overstress (EOS) protection may include an active region, a plurality of impurity regions and a conduction pattern. The active region may be formed in a substrate. The impurity regions may be formed in the active region and arranged at a predetermined or given distance with respect to each other. The conduction pattern may be arranged between each of the impurity regions in a meandering shape, and the conduction pattern may include a center portion connected to a ground terminal. Therefore, a transistor with EOS protection, a clamp device, and an ESD protection circuit including the same may increase an on-time of a clamp device and may sufficiently discharge a charge due to the EOS by including a conduction pattern configured with gates that are connected with respect to each other in a meandering shape.

    摘要翻译： 具有电应力（EOS）保护的晶体管可以包括有源区，多个杂质区和导电图。 有源区可以形成在衬底中。 杂质区域可以形成在有源区域中并相对于彼此以预定或给定的距离布置。 导电图案可以以蜿蜒的形状布置在每个杂质区之间，并且导电图案可以包括连接到接地端子的中心部分。 因此，具有EOS保护的晶体管，钳位装置和包括该晶体管的ESD保护电路可以增加钳位装置的导通时间，并且可以通过包括配置有栅极的导电图案来充分地放电由于EOS引起的电荷， 以蜿蜒的形状相对于彼此连接。

    Transistor with EOS protection and ESD protection circuit including the same
    7.
    发明授权
    Transistor with EOS protection and ESD protection circuit including the same 有权
    具有EOS保护和ESD保护电路的晶体管包括相同

    公开(公告)号：US08358490B2

    公开(公告)日：2013-01-22

    申请号：US12213231

    申请日：2008-06-17

    申请人： Chan-Hee Jeon ,  Kyoung-Sik Im ,  Hyun-Jun Choi ,  Han-Gu Kim

    发明人： Chan-Hee Jeon ,  Kyoung-Sik Im ,  Hyun-Jun Choi ,  Han-Gu Kim

    IPC分类号： H02H9/00 ,  H02H3/20 ,  H02H9/04

    CPC分类号： H01L27/0285 ,  H01L29/0692 ,  H01L29/0847 ,  H01L29/4238 ,  H01L29/78

    摘要： A transistor with an electrical overstress (EOS) protection may include an active region, a plurality of impurity regions and a conduction pattern. The active region may be formed in a substrate. The impurity regions may be formed in the active region and arranged at a predetermined or given distance with respect to each other. The conduction pattern may be arranged between each of the impurity regions in a meandering shape, and the conduction pattern may include a center portion connected to a ground terminal. Therefore, a transistor with EOS protection, a clamp device, and an ESD protection circuit including the same may increase an on-time of a clamp device and may sufficiently discharge a charge due to the EOS by including a conduction pattern configured with gates that are connected with respect to each other in a meandering shape.

    摘要翻译： 具有电应力（EOS）保护的晶体管可以包括有源区，多个杂质区和导电图。 有源区可以形成在衬底中。 杂质区域可以形成在有源区域中并相对于彼此以预定或给定的距离布置。 导电图案可以以蜿蜒的形状布置在每个杂质区之间，并且导电图案可以包括连接到接地端子的中心部分。 因此，具有EOS保护的晶体管，钳位装置和包括该晶体管的ESD保护电路可以增加钳位装置的导通时间，并且可以通过包括配置有栅极的导通图案来充分地放电由于EOS引起的电荷， 以蜿蜒的形状相对于彼此连接。

    Semiconductor chips having improved electrostatic discharge protection circuit arrangement
    8.
    发明申请
    Semiconductor chips having improved electrostatic discharge protection circuit arrangement 有权
    具有改善的静电放电保护电路布置的半导体芯片

    公开(公告)号：US20090080129A1

    公开(公告)日：2009-03-26

    申请号：US12292026

    申请日：2008-11-10

    申请人： Ki-Tae Lee ,  Han-Gu Kim ,  Jae-Hyok Ko

    发明人： Ki-Tae Lee ,  Han-Gu Kim ,  Jae-Hyok Ko

    IPC分类号： H02H9/00 ,  H01L23/62

    CPC分类号： H01L23/60 ,  H01L27/0255 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A semiconductor chip may include a plurality of pads arranged in at least a first and a second row, and a plurality of protection circuits connected to the plurality of pads. The plurality of protection circuits may include at least one diode. A first protection circuit may be connected to a first pad in the first row of pads, and a second protection circuit may be connected to a second pad in the second row of pads. The first and second protection circuits may be arranged under the first row of pads.

    摘要翻译： 半导体芯片可以包括布置在至少第一和第二行中的多个焊盘以及连接到多个焊盘的多个保护电路。 多个保护电路可以包括至少一个二极管。 第一保护电路可以连接到第一排焊盘中的第一焊盘，并且第二保护电路可以连接到第二排焊盘中的第二焊盘。 第一和第二保护电路可以布置在第一排焊盘的下方。

    Semiconductor chips having improved electrostatic discharge protection circuit arrangement
    9.
    发明授权
    Semiconductor chips having improved electrostatic discharge protection circuit arrangement 有权
    具有改善的静电放电保护电路布置的半导体芯片

    公开(公告)号：US07898034B2

    公开(公告)日：2011-03-01

    申请号：US12292026

    申请日：2008-11-10

    申请人： Ki-Tae Lee ,  Han-Gu Kim ,  Jae-Hyok Ko

    发明人： Ki-Tae Lee ,  Han-Gu Kim ,  Jae-Hyok Ko

    IPC分类号： H01L23/62

    CPC分类号： H01L23/60 ,  H01L27/0255 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A semiconductor chip may include a plurality of pads arranged in at least a first and a second row, and a plurality of protection circuits connected to the plurality of pads. The plurality of protection circuits may include at least one diode. A first protection circuit may be connected to a first pad in the first row of pads, and a second protection circuit may be connected to a second pad in the second row of pads. The first and second protection circuits may be arranged under the first row of pads.

    摘要翻译： 半导体芯片可以包括布置在至少第一和第二行中的多个焊盘以及连接到多个焊盘的多个保护电路。 多个保护电路可以包括至少一个二极管。 第一保护电路可以连接到第一排焊盘中的第一焊盘，并且第二保护电路可以连接到第二排焊盘中的第二焊盘。 第一和第二保护电路可以布置在第一排焊盘的下方。

    Semiconductor chips having improved electrostatic discharge protection circuit arrangement
    10.
    发明申请
    Semiconductor chips having improved electrostatic discharge protection circuit arrangement 有权
    具有改善的静电放电保护电路布置的半导体芯片

    公开(公告)号：US20070176241A1

    公开(公告)日：2007-08-02

    申请号：US11654638

    申请日：2007-01-18

    申请人： Ki-Tae Lee ,  Han-Gu Kim ,  Jae-Hyok Ko

    发明人： Ki-Tae Lee ,  Han-Gu Kim ,  Jae-Hyok Ko

    IPC分类号： H01L23/62

    CPC分类号： H01L23/60 ,  H01L27/0255 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A semiconductor chip may include a plurality of pads arranged in at least a first and a second row, and a plurality of protection circuits connected to the plurality of pads. The plurality of protection circuits may include at least one diode. A first protection circuit may be connected to a first pad in the first row of pads, and a second protection circuit may be connected to a second pad in the second row of pads. The first and second protection circuits may be arranged under the first row of pads.

    摘要翻译： 半导体芯片可以包括布置在至少第一和第二行中的多个焊盘以及连接到多个焊盘的多个保护电路。 多个保护电路可以包括至少一个二极管。 第一保护电路可以连接到第一排焊盘中的第一焊盘，并且第二保护电路可以连接到第二排焊盘中的第二焊盘。 第一和第二保护电路可以布置在第一排焊盘的下方。