公开(公告)号：US07685587B2

公开(公告)日：2010-03-23

申请号：US10716907

申请日：2003-11-19

申请人： Laura Pozzi ,  Kubilay Atasu ,  Paolo Ienne Lopez

发明人： Laura Pozzi ,  Kubilay Atasu ,  Paolo Ienne Lopez

IPC分类号： G06F9/44

CPC分类号： G06F8/433

摘要： Commercial data processors are available that include a capability of extending their instruction set for a specified application, i.e. of introducing customized functional units in the interest of enhanced processing performance. For such processors there is a need for automatically forming the extensions from high-level application code. A technique is described for selecting maximal-speedup convex subgraphs of the application dataflow graph under micro-architectural constraints.

摘要翻译： 商业数据处理器是可用的，其包括扩展其指定应用的指令集的能力，即为了增强的处理性能引入定制的功能单元。 对于这样的处理器，需要从高级应用代码自动形成扩展。 描述了一种用于在微架构约束下选择应用数据流图的最大加速凸子图的技术。

公开(公告)号：US20110055521A1

公开(公告)日：2011-03-03

申请号：US12311177

申请日：2007-09-24

申请人： Laura Pozzi ,  Paolo Ienne Lopez

发明人： Laura Pozzi ,  Paolo Ienne Lopez

IPC分类号： G06F9/30

CPC分类号： G06F9/3875 ,  G06F8/447 ,  G06F9/3897 ,  G06F17/505

摘要： Customisable embedded processors that are available on the market make it possible for designers to speed up execution of applications by using Application-specific Functional Units (AFUs), implementing Instruction-Set Extensions (ISEs). Furthermore, techniques for automatic ISE identification have been improving; many algorithms have been proposed for choosing, given the application's source code, the best ISEs under various constraints. Read and write ports between the AFUs and the processor register file are an expensive asset, fixed in the micro-architecture—some processors indeed only allow two read ports and one write port—and yet, on the other hand, a large availability of inputs and outputs to and from the AFUs exposes high speedup. Here we present a solution to the limitation of actual register file ports by serialising register file access and therefore addressing multi-cycle read and write. It does so in an innovative way for two reasons: (1) it exploits and brings forward the progress in ISE identification under constraint, and (2) it combines register file access serialisation with pipelining in order to obtain the best global solution. Our method consists of scheduling graphs—corresponding to ISEs—under input/output constraint

摘要翻译： 市场上可用的可定制的嵌入式处理器使设计人员能够通过使用特定于应用的功能单元（AFU），实现指令集扩展（ISE）来加快应用程序的执行。 此外，用于自动ISE识别的技术已经改进; 考虑到应用程序的源代码，已经提出了许多算法来选择在各种约束条件下最好的ISE。 在AFU和处理器寄存器文件之间读取和写入端口是一种昂贵的资产，固定在微架构中 - 一些处理器确实只允许两个读端口和一个写端口，另一方面，输入的可用性很大 并且从AFU输出到高加速度。 在这里，我们提出了通过串行化寄存器文件访问来限制实际寄存器文件端口的解决方案，因此寻址多周期读写。 它以创新的方式做到这一点有两个原因：（1）利用并提出了ISE识别在约束条件下的进展，（2）将注册文件访问序列化与流水线结合在一起，以获得最佳的全局解决方案。 我们的方法包括对输入/输出约束下的ISE进行调度图

公开(公告)号：US08667046B2

公开(公告)日：2014-03-04

申请号：US12389889

申请日：2009-02-20

申请人： Philip Brisk ,  Alessandro Cevrero ,  Frank K. Gurkaynak ,  Paolo Ienne Lopez ,  Hadi Parandeh-Afshar

发明人： Philip Brisk ,  Alessandro Cevrero ,  Frank K. Gurkaynak ,  Paolo Ienne Lopez ,  Hadi Parandeh-Afshar

IPC分类号： G06F7/38 ,  G06F7/00 ,  G06F7/52 ,  G06F7/50

CPC分类号： G06F7/607

摘要： A Generalized Programmable Counter Array (GPCA) is a reconfigurable multi-operand adder, which can be reprogrammed to sum a plurality of operands of arbitrary size. The GPCA is configured to compress the input words down to two operands using parallel counters. Resulting operands are then summed using a standard Ripple Carry Adder to produce the final result. The GPCA consists of a linear arrangement of identical compressor slices (CSlice).

摘要翻译： 通用可编程计数器阵列（GPCA）是可重新配置的多操作数加法器，可以重新编程以对多个任意大小的操作数求和。 GPCA配置为使用并行计数器将输入字压缩为两个操作数。 然后使用标准波纹加法器对所得操作数求和以产生最终结果。 GPCA由相同压缩机片（CSlice）的线性排列组成。

公开(公告)号：US07844785B2

公开(公告)日：2010-11-30

申请号：US11876212

申请日：2007-10-22

申请人： Maurizio Skerlj ,  Paolo Ienne Lopez

发明人： Maurizio Skerlj ,  Paolo Ienne Lopez

IPC分类号： G06F12/00

CPC分类号： G11C11/408 ,  G06F12/02 ,  G06F12/0292 ,  G11C8/18 ,  G11C8/20 ,  G11C11/4076

摘要： Access to a memory is optimized by monitoring physical memory addresses and by detecting a memory access conflict based on the monitored physical memory addresses. The data stored at a physical address for which a conflict was detected is transferred to a new physical address.

摘要翻译： 通过监视物理内存地址并通过基于监视的物理内存地址检测内存访问冲突来优化内存访问。 存储在检测到冲突的物理地址处的数据被传送到新的物理地址。

公开(公告)号：US20090106507A1

公开(公告)日：2009-04-23

申请号：US11876373

申请日：2007-10-22

申请人： Maurizio Skerlj ,  Paolo Ienne Lopez

发明人： Maurizio Skerlj ,  Paolo Ienne Lopez

IPC分类号： G06F12/08

CPC分类号： G06F12/0292 ,  G06F12/10 ,  G06F2212/1016 ,  G11C8/06

摘要： A memory system comprises a first memory having associated therewith a first local memory access controller configured to access the first local memory using physical memory addresses and a second memory having associated therewith a second local memory access controller configured to access the second local memory using physical memory addresses. A global controller coupled to the first and second local controllers is configured to communicate virtual memory addresses to the first and second local memory controllers.

摘要翻译： 存储器系统包括具有与之相关联的第一存储器，第一本地存储器访问控制器被配置为使用物理存储器地址访问第一本地存储器，以及第二存储器，其具有与之相关联的第二本地存储器存取控制器，其被配置为使用物理存储器 地址 耦合到第一和第二本地控制器的全局控制器被配置为将虚拟存储器地址传送到第一和第二本地存储器控制器。

公开(公告)号：US08836368B2

公开(公告)日：2014-09-16

申请号：US13333229

申请日：2011-12-21

申请人： Hadi Parandeh Afshar ,  David Novo Bruña ,  Paolo Ienne Lopez

发明人： Hadi Parandeh Afshar ,  David Novo Bruña ,  Paolo Ienne Lopez

IPC分类号： H03K19/20 ,  H03K19/173

CPC分类号： H03K19/1737 ,  H03K19/17728

摘要： New logic blocks capable of replacing the use of Look-Up Tables (LUTs) in integrated circuits, such as Field-Programmable Gate Arrays (FPGAs), are disclosed herein. In one embodiment, the new logic block is an AND-Inverter Cone (AIC), which is a binary tree including one or more AND gates with a programmable conditional inversion and a number of intermediary outputs. Compared to LUTs, AICs are richer in terms of input and output bandwidth, because the area of the AICs grows only linearly with the number of inputs. Also, the delay grows only logarithmically with the input count. The new logic blocks can map circuits more efficiently than LUTs, because the AICs are multi-output blocks and can cover more logic depth due to the higher input bandwidth.

摘要翻译： 本文公开了能够替代集成电路中的查找表（LUT）的使用的新逻辑块，例如现场可编程门阵列（FPGA）。 在一个实施例中，新的逻辑块是AND-Inverter Cone（AIC），它是一个二进制树，它包括一个或多个具有可编程条件反转和多个中间输出的与门。 与LUT相比，AIC在输入和输出带宽方面更加丰富，因为AIC的面积仅随着输入数量的增加而呈线性增长。 此外，延迟仅与输入计数对数地增长。 新的逻辑块可以比LUT更有效地映射电路，因为AIC是多输出块，并且由于较高的输入带宽可以覆盖更多的逻辑深度。

公开(公告)号：US20090216826A1

公开(公告)日：2009-08-27

申请号：US12389889

申请日：2009-02-20

申请人： Philip Brisk ,  Alessandro Cevrero ,  Frank K. Gurkaynak ,  Paolo Ienne Lopez ,  Hadi Parandeh-Afshar

发明人： Philip Brisk ,  Alessandro Cevrero ,  Frank K. Gurkaynak ,  Paolo Ienne Lopez ,  Hadi Parandeh-Afshar

IPC分类号： G06F7/50

CPC分类号： G06F7/607

摘要： A Generalized Programmable Counter Array (GPCA) is a reconfigurable multi-operand adder, which can be reprogrammed to sum a plurality of operands of arbitrary size. The GPCA is configured to compress the input words down to two operands using parallel counters. Resulting operands are then summed using a standard Ripple Carry Adder to produce the final result. The GPCA consists of a linear arrangement of identical compressor slices (CSlice).

摘要翻译： 通用可编程计数器阵列（GPCA）是可重新配置的多操作数加法器，可以重新编程以对多个任意大小的操作数求和。 GPCA配置为使用并行计数器将输入字压缩为两个操作数。 然后使用标准波纹加法器对所得操作数求和以产生最终结果。 GPCA由相同压缩机片（CSlice）的线性排列组成。

公开(公告)号：US20130162292A1

公开(公告)日：2013-06-27

申请号：US13333229

申请日：2011-12-21

申请人： Hadi Parandeh Afshar ,  David Novo Bruña ,  Paolo Ienne Lopez

发明人： Hadi Parandeh Afshar ,  David Novo Bruña ,  Paolo Ienne Lopez

IPC分类号： H03K19/20 ,  H03K19/173

CPC分类号： H03K19/1737 ,  H03K19/17728

摘要： New logic blocks capable of replacing the use of Look-Up Tables (LUTs) in integrated circuits, such as Field-Programmable Gate Arrays (FPGAs), are disclosed herein. In one embodiment, the new logic block is an AND-Inverter Cone (AIC), which is a binary tree including one or more AND gates with a programmable conditional inversion and a number of intermediary outputs. Compared to LUTs, AICs are richer in terms of input and output bandwidth, because the area of the AICs grows only linearly with the number of inputs. Also, the delay grows only logarithmically with the input count. The new logic blocks can map circuits more efficiently than LUTs, because the AICs are multi-output blocks and can cover more logic depth due to the higher input bandwidth.

摘要翻译： 本文公开了能够替代集成电路中的查找表（LUT）的使用的新逻辑块，例如现场可编程门阵列（FPGA）。 在一个实施例中，新的逻辑块是AND-Inverter Cone（AIC），它是一个二进制树，它包括一个或多个具有可编程条件反转和多个中间输出的与门。 与LUT相比，AIC在输入和输出带宽方面更加丰富，因为AIC的面积仅随着输入数量的增加而呈线性增长。 此外，延迟仅与输入计数对数地增长。 新的逻辑块可以比LUT更有效地映射电路，因为AIC是多输出块，并且由于较高的输入带宽可以覆盖更多的逻辑深度。

公开(公告)号：US08185716B2

公开(公告)日：2012-05-22

申请号：US11876373

申请日：2007-10-22

申请人： Maurizio Skerlj ,  Paolo Ienne Lopez

发明人： Maurizio Skerlj ,  Paolo Ienne Lopez

IPC分类号： G06F12/00

CPC分类号： G06F12/0292 ,  G06F12/10 ,  G06F2212/1016 ,  G11C8/06

摘要： A memory system comprises a first memory having associated therewith a first local memory access controller configured to access the first local memory using physical memory addresses and a second memory having associated therewith a second local memory access controller configured to access the second local memory using physical memory addresses. A global controller coupled to the first and second local controllers is configured to communicate virtual memory addresses to the first and second local memory controllers.

摘要翻译： 存储器系统包括具有与之相关联的第一存储器，第一本地存储器访问控制器被配置为使用物理存储器地址访问第一本地存储器，以及第二存储器，其具有与之相关联的第二本地存储器存取控制器，其被配置为使用物理存储器 地址 耦合到第一和第二本地控制器的全局控制器被配置为将虚拟存储器地址传送到第一和第二本地存储器控制器。