公开(公告)号：US5561429A

公开(公告)日：1996-10-01

申请号：US852877

申请日：1986-04-16

申请人： M. Halberstam ,  James E. Meister ,  Moshe Mazin ,  Dennis A. Henlin ,  Jun-ichi Sano ,  Edward T. Lewis

发明人： M. Halberstam ,  James E. Meister ,  Moshe Mazin ,  Dennis A. Henlin ,  Jun-ichi Sano ,  Edward T. Lewis

IPC分类号： G06F17/30 ,  G11C15/00 ,  G06F7/02

CPC分类号： G06F17/30982 ,  G11C15/00

摘要： A content limit addressable memory (CLAM) having a plurality of lower and upper limits stored therein for comparison to corresponding subfields of an input word. Each corresponding upper and lower limit forms a bracket. Corresponding brackets form a window. The brackets correspond to the subfields and are of the same number of bits. The brackets and subfields are alterable in width to allow each bracket and subfield to have any number of bits in multiples of two. A valid match of the input word with any window can occur with any combination of the brackets of a window matching or not matching the corresponding subfields of the input word. A plurality of outputs corresponding to each of the windows indicates a match of the corresponding window to the input word. Additionally, the CLAM can compare data stored therein against an applied window with the matching operations as described above.

摘要翻译： 存储有多个下限和上限的内容限制可寻址存储器（CLAM），用于与输入字的相应子字段进行比较。 每个对应的上限和下限形成一个支架。 相应的括号形成一个窗口。 括号对应于子字段并且具有相同的位数。 括号和子字段的宽度是可变的，以允许每个括号和子字段具有任意数量的二进制数。 输入字与任何窗口的有效匹配可以与匹配或不匹配输入字的相应子字段的窗口的括号的任意组合发生。 对应于每个窗口的多个输出表示对应的窗口与输入单词的匹配。 此外，CLAM可以将如上所述的匹配操作来比较存储在其中的数据与应用的窗口。

公开(公告)号：US4866658A

公开(公告)日：1989-09-12

申请号：US244549

申请日：1988-09-12

申请人： Moshe Mazin ,  Dennis A. Henlin ,  Edward T. Lewis

发明人： Moshe Mazin ,  Dennis A. Henlin ,  Edward T. Lewis

IPC分类号： G06F7/50 ,  G06F7/503

CPC分类号： G06F7/503 ,  G06F2207/3876

摘要： A high speed full adder circuit is shown to include logic circuitry responsive to the levels of the two digital signals to be added for: (a) immediately producing an appropriate carry signal when the levels of the digital signals are the same; and (b) inverting the carry signal into such adder when the levels of the digital signals differ.

摘要翻译： 高速全加器电路被示为包括逻辑电路，其响应于要添加的两个数字信号的电平：（a）当数字信号的电平相同时立即产生适当的进位信号; 和（b）当数字信号的电平不同时，将进位信号转换成这样的加法器。

公开(公告)号：US4709346A

公开(公告)日：1987-11-24

申请号：US718412

申请日：1985-04-01

申请人： Dennis A. Henlin

发明人： Dennis A. Henlin

IPC分类号： G06F7/50 ,  G06F7/503 ,  G06F7/506 ,  G06F7/42 ,  H03K19/20 ,  H03K19/21

CPC分类号： G06F7/503

摘要： A subtractor for an N-bit digital number comprising N cascaded cells, each cell being adapted to effect subtraction by two's complement arithmetic and to provide a carry-out signal in accordance with the level of two bits being processed and a carry-in signal.

摘要翻译： 用于包括N个级联单元的N位数字数字的减法器，每个单元适于通过二进制补码运算进行减法，并根据正在处理的两位的电平和进位信号提供进位输出信号。