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    Multiport datapath system
    1.
    发明授权
    Multiport datapath system 失效
    多端口数据通路系统

    公开(公告)号：US5748635A

    公开(公告)日：1998-05-05

    申请号：US746403

    申请日：1996-11-08

    申请人： Mark Thomann ,  Huy Thanh Vo

    发明人： Mark Thomann ,  Huy Thanh Vo

    IPC分类号： H04Q3/00 ,  G06F9/38 ,  H04L12/56 ,  H04Q11/04 ,  G06F15/80

    CPC分类号： G06F9/3824 ,  H04Q11/0478 ,  H04L2012/5616 ,  H04L2012/5647

    摘要： A multiport interface for digital communication systems having pipelined multiplexing of port instructions for increased throughput. The multiport interface includes an analog delay for independent timing of asynchronous operations, such as memory accesses. The multiport interface also has an instruction pipeline and multiplexer to coordinate a number of port instructions.

    摘要翻译： 用于数字通信系统的多端口接口，具有用于提高吞吐量的端口指令的流水线复用。 多端口接口包括用于异步操作的独立定时的模拟延迟，诸如存储器访问。 多端口接口还具有指令流水线和多路复用器来协调多个端口指令。

    Method and circuit for transferring data with dynamic parity generation and checking scheme in multi-port DRAM
    6.
    发明授权
    Method and circuit for transferring data with dynamic parity generation and checking scheme in multi-port DRAM 失效
    在多端口DRAM中使用动态奇偶校验生成和检查方案传输数据的方法和电路

    公开(公告)号：US5778007A

    公开(公告)日：1998-07-07

    申请号：US814661

    申请日：1997-03-11

    申请人： Mark Thomann ,  Huy Thanh Vo ,  Glen E. Hush

    发明人： Mark Thomann ,  Huy Thanh Vo ,  Glen E. Hush

    IPC分类号： H04Q3/00 ,  H04L12/56 ,  H04Q11/04 ,  G11C29/00

    CPC分类号： H04L12/5601 ,  H04L49/108 ,  H04L49/405 ,  H04L2012/5627 ,  H04L2012/5652 ,  H04L2012/5681

    摘要： An ATM switch including a multi-port memory is described. The multi-port memory having a dynamic random access memory (DRAM) and a plurality of input and output serial access memories (SAMs). Efficient, flexible transfer circuits and methods are described for transferring ATM data between the SAMs and the DRAM. The transfer circuits and methods include helper flip/flops to latch ATM data for editing prior to storage in the DRAM. Editing of ATM data transferred from the DRAM is also described. Dynamic parity generation and checking is described to detect errors induced during switching.

    摘要翻译： 描述包括多端口存储器的ATM交换机。 具有动态随机存取存储器（DRAM）和多个输入和输出串行存取存储器（SAM）的多端口存储器。 描述了用于在SAM和DRAM之间传送ATM数据的高效，灵活的传送电路和方法。 传输电路和方法包括辅助触发器，以在存储在DRAM之前锁存ATM数据进行编辑。 还描述了从DRAM传送的ATM数据的编辑。 描述动态奇偶校验生成和检查以检测切换期间引起的错误。

    Testing fuse configurations in semiconductor devices
    8.
    发明申请
    Testing fuse configurations in semiconductor devices 有权
    测试半导体器件中的保险丝配置

    公开(公告)号：US20080278190A1

    公开(公告)日：2008-11-13

    申请号：US12008318

    申请日：2008-01-10

    申请人： Adrian E. Ong ,  Paul Fuller ,  Nick van Heel ,  Mark Thomann

    发明人： Adrian E. Ong ,  Paul Fuller ,  Nick van Heel ,  Mark Thomann

    IPC分类号： H01L23/62 ,  G01R31/26

    CPC分类号： G01R31/31722 ,  G01R31/2851 ,  G01R31/31723 ,  H01L2224/05554 ,  H01L2224/48137 ,  H01L2224/48145 ,  H01L2924/00012

    摘要： Methods, systems, and apparatus for testing semiconductor devices. A semiconductor device includes one or more external terminals configured to receive fuse configuration data from an external source. The semiconductor device also includes a soft-blow circuit to generate a soft-blow signal based on the fuse configuration data, and a fuse circuit that includes a fuse and has first and second operational states corresponding to the fuse being intact and blown, respectively. The fuse circuit is configured to receive the soft-blow signal and to select its operational state to be the first or second operational state based on the received soft-blow signal.

    摘要翻译： 用于测试半导体器件的方法，系统和设备。 半导体器件包括被配置为从外部源接收熔丝配置数据的一个或多个外部端子。 半导体器件还包括基于熔丝配置数据产生软吹信号的软吹电路，以及包括保险丝的熔丝电路，并且具有对应于保险丝的第一和第二操作状态是完整的和被熔断的。 熔丝电路被配置为基于所接收的软吹扫信号接收软吹信号并将其操作状态选择为第一或第二操作状态。

    DOUBLE DATA RATE SCHEME FOR DATA OUTPUT
    9.
    发明申请
    DOUBLE DATA RATE SCHEME FOR DATA OUTPUT 有权
    用于数据输出的双重数据速率方案

    公开(公告)号：US20060198234A1

    公开(公告)日：2006-09-07

    申请号：US11380617

    申请日：2006-04-27

    申请人： Mark Thomann ,  Wen Li

    发明人： Mark Thomann ,  Wen Li

    IPC分类号： G11C8/00

    CPC分类号： G11C7/1051 ,  G11C7/1039 ,  G11C7/1066

    摘要： Systems, devices, and methods for a double data rate memory device includes a storage element, a first pipeline, and a second pipeline. The pipelines are connected to the storage unit to pass or output data on rising and falling edges of an external clock signal. The device permits data transferring at dual data rates. Another memory device includes a storage element and a plurality of pipelines for transferring data. The plurality of pipelines each pass data on different events.

    摘要翻译： 用于双数据速率存储器设备的系统，设备和方法包括存储元件，第一管线和第二管线。 管线连接到存储单元以在外部时钟信号的上升沿和下降沿传递或输出数据。 该设备允许以双数据速率传输数据。 另一存储器件包括用于传送数据的存储元件和多个管线。 多个管道各自传递关于不同事件的数据。