公开(公告)号：US08370533B2

公开(公告)日：2013-02-05

申请号：US13345410

申请日：2012-01-06

申请人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, Jr. ,  Jan Lodewijk Bonebakker

发明人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, Jr. ,  Jan Lodewijk Bonebakker

IPC分类号： G06F13/00

CPC分类号： G06F12/0246 ,  G06F12/08 ,  G06F12/0802 ,  G06F12/0866 ,  G06F12/10 ,  G06F13/28 ,  G06F2212/2022 ,  G06F2212/214

摘要： A system includes multiple nodes coupled using a network of processor buses. The multiple nodes include a first processor node, including one or more processing cores and main memory, and a flash memory node coupled to the first processor node via a first processor bus of the network of processor buses. The flash memory node includes a flash memory including flash pages, a first memory including a cache partition for storing cached flash pages for the flash pages in the flash memory and a control partition for storing cache control data and contexts of requests to access the flash pages, and a logic module including a direct memory access (DMA) register and configured to receive a first request from the first processor node via the first processor bus to access the flash pages.

摘要翻译： 系统包括使用处理器总线网络耦合的多个节点。 多个节点包括第一处理器节点，包括一个或多个处理核心和主存储器，以及经由处理器总线网络的第一处理器总线耦合到第一处理器节点的闪存节点。 闪速存储器节点包括闪速存储器，其包括闪存页，第一存储器，其包括用于存储闪速存储器中的闪存页的高速缓存闪存页的高速缓存分区;以及用于存储高速缓存控制数据的控制分区和访问闪存页的请求的上下文 以及包括直接存储器访问（DMA）寄存器并被配置为经由第一处理器总线从第一处理器节点接收第一请求以访问闪存页的逻辑模块。

公开(公告)号：US08176220B2

公开(公告)日：2012-05-08

申请号：US12572189

申请日：2009-10-01

申请人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, Jr. ,  Jan Lodewijk Bonebakker

发明人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, Jr. ,  Jan Lodewijk Bonebakker

IPC分类号： G06F13/00

CPC分类号： G06F12/0246 ,  G06F12/08 ,  G06F12/0802 ,  G06F12/0866 ,  G06F12/10 ,  G06F13/28 ,  G06F2212/2022 ,  G06F2212/214

摘要： A system includes multiple nodes coupled using a network of processor buses. The multiple nodes include a first processor node, including one or more processing cores and main memory, and a flash memory node coupled to the first processor node via a first processor bus of the network of processor buses. The flash memory node includes a flash memory including flash pages, a first memory including a cache partition for storing cached flash pages for the flash pages in the flash memory and a control partition for storing cache control data and contexts of requests to access the flash pages, and a logic module including a direct memory access (DMA) register and configured to receive a first request from the first processor node via the first processor bus to access the flash pages.

摘要翻译： 系统包括使用处理器总线网络耦合的多个节点。 多个节点包括第一处理器节点，包括一个或多个处理核心和主存储器，以及经由处理器总线网络的第一处理器总线耦合到第一处理器节点的闪存节点。 闪速存储器节点包括闪速存储器，其包括闪存页，第一存储器，其包括用于存储闪速存储器中的闪存页的高速缓存闪存页的高速缓存分区;以及用于存储高速缓存控制数据的控制分区和访问闪存页的请求的上下文 以及包括直接存储器访问（DMA）寄存器并被配置为经由第一处理器总线从第一处理器节点接收第一请求以访问闪存页的逻辑模块。

公开(公告)号：US20110093646A1

公开(公告)日：2011-04-21

申请号：US12581073

申请日：2009-10-16

申请人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, JR. ,  Jan Lodewijk Bonebakker

发明人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, JR. ,  Jan Lodewijk Bonebakker

IPC分类号： G06F12/00 ,  G06F12/02 ,  G06F12/08

CPC分类号： G06F12/0817 ,  G06F12/0246

摘要： A method for processing a read request identifying an address. The method includes receiving, at a module including a flash memory and a memory buffer, the read request from a requesting processor, mapping, using a coherence directory controller within the module, the address to a cache line in a cache memory associated with a remote processor, and sending a coherency message from the module to the remote processor to change a state of the cache line in the cache memory. The method further includes receiving, at the module, the cache line from the remote processor, sending, using processor bus and in response to the read request, the cache line to the requesting processor, identifying a requested page stored within the flash memory based on the address, storing a copy of the requested page in the memory buffer, and writing the cache line to the copy of the requested page.

摘要翻译： 一种用于处理识别地址的读取请求的方法。 该方法包括在包括闪速存储器和存储器缓冲器的模块处接收来自请求处理器的读取请求，使用模块内的一致性目录控制器将与地址相关联的高速缓冲存储器中的高速缓存行的地址进行映射 处理器，以及从所述模块向所述远程处理器发送一致性消息以改变所述高速缓冲存储器中的所述高速缓存行的状态。 该方法还包括在模块处接收来自远程处理器的高速缓存行，使用处理器总线和响应于读取请求向请求处理器发送高速缓存行，基于 所述地址将所请求的页面的副本存储在所述存储器缓冲器中，以及将所述高速缓存行写入所请求的页面的副本。

公开(公告)号：US08291175B2

公开(公告)日：2012-10-16

申请号：US12581073

申请日：2009-10-16

申请人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, Jr. ,  Jan Lodewijk Bonebakker

发明人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, Jr. ,  Jan Lodewijk Bonebakker

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0817 ,  G06F12/0246

摘要： A method for processing a read request identifying an address. The method includes receiving, at a module including a flash memory and a memory buffer, the read request from a requesting processor, mapping, using a coherence directory controller within the module, the address to a cache line in a cache memory associated with a remote processor, and sending a coherency message from the module to the remote processor to change a state of the cache line in the cache memory. The method further includes receiving, at the module, the cache line from the remote processor, sending, using processor bus and in response to the read request, the cache line to the requesting processor, identifying a requested page stored within the flash memory based on the address, storing a copy of the requested page in the memory buffer, and writing the cache line to the copy of the requested page.

摘要翻译： 一种用于处理识别地址的读取请求的方法。 该方法包括在包括闪速存储器和存储器缓冲器的模块处接收来自请求处理器的读取请求，使用模块内的一致性目录控制器将与地址相关联的高速缓冲存储器中的高速缓存行的地址进行映射 处理器，以及从所述模块向所述远程处理器发送一致性消息以改变所述高速缓冲存储器中的所述高速缓存行的状态。 该方法还包括在模块处接收来自远程处理器的高速缓存行，使用处理器总线和响应于读取请求向请求处理器发送高速缓存行，基于 所述地址将所请求的页面的副本存储在所述存储器缓冲器中，以及将所述高速缓存行写入所请求的页面的副本。

公开(公告)号：US20120110251A1

公开(公告)日：2012-05-03

申请号：US13345410

申请日：2012-01-06

申请人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, JR. ,  Jan Lodewijk Bonebakker

发明人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, JR. ,  Jan Lodewijk Bonebakker

IPC分类号： G06F12/00

CPC分类号： G06F12/0246 ,  G06F12/08 ,  G06F12/0802 ,  G06F12/0866 ,  G06F12/10 ,  G06F13/28 ,  G06F2212/2022 ,  G06F2212/214

摘要： A system includes multiple nodes coupled using a network of processor buses. The multiple nodes include a first processor node, including one or more processing cores and main memory, and a flash memory node coupled to the first processor node via a first processor bus of the network of processor buses. The flash memory node includes a flash memory including flash pages, a first memory including a cache partition for storing cached flash pages for the flash pages in the flash memory and a control partition for storing cache control data and contexts of requests to access the flash pages, and a logic module including a direct memory access (DMA) register and configured to receive a first request from the first processor node via the first processor bus to access the flash pages.

摘要翻译： 系统包括使用处理器总线网络耦合的多个节点。 多个节点包括第一处理器节点，包括一个或多个处理核心和主存储器，以及经由处理器总线网络的第一处理器总线耦合到第一处理器节点的闪存节点。 闪速存储器节点包括闪速存储器，其包括闪存页，第一存储器，其包括用于存储闪速存储器中的闪存页的高速缓存闪存页的高速缓存分区;以及用于存储高速缓存控制数据的控制分区和访问闪存页的请求的上下文 以及包括直接存储器访问（DMA）寄存器并被配置为经由第一处理器总线从第一处理器节点接收第一请求以访问闪存页的逻辑模块。

公开(公告)号：US20110082965A1

公开(公告)日：2011-04-07

申请号：US12572189

申请日：2009-10-01

申请人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, JR. ,  Jan Lodewijk Bonebakker

发明人： Pranay Koka ,  Michael Oliver McCracken ,  Herbert Dewitt Schwetman, JR. ,  Jan Lodewijk Bonebakker

IPC分类号： G06F12/00 ,  G06F13/28 ,  G06F12/02

CPC分类号： G06F12/0246 ,  G06F12/08 ,  G06F12/0802 ,  G06F12/0866 ,  G06F12/10 ,  G06F13/28 ,  G06F2212/2022 ,  G06F2212/214

摘要： A system includes multiple nodes coupled using a network of processor buses. The multiple nodes include a first processor node, including one or more processing cores and main memory, and a flash memory node coupled to the first processor node via a first processor bus of the network of processor buses. The flash memory node includes a flash memory including flash pages, a first memory including a cache partition for storing cached flash pages for the flash pages in the flash memory and a control partition for storing cache control data and contexts of requests to access the flash pages, and a logic module including a direct memory access (DMA) register and configured to receive a first request from the first processor node via the first processor bus to access the flash pages.

摘要翻译： 系统包括使用处理器总线网络耦合的多个节点。 多个节点包括第一处理器节点，包括一个或多个处理核心和主存储器，以及经由处理器总线网络的第一处理器总线耦合到第一处理器节点的闪存节点。 闪速存储器节点包括闪速存储器，其包括闪存页，第一存储器，其包括用于存储闪速存储器中的闪存页的高速缓存闪存页的高速缓存分区;以及用于存储高速缓存控制数据的控制分区和访问闪存页的请求的上下文 以及包括直接存储器访问（DMA）寄存器并被配置为经由第一处理器总线从第一处理器节点接收第一请求以访问闪存页的逻辑模块。

公开(公告)号：US07707556B1

公开(公告)日：2010-04-27

申请号：US10953975

申请日：2004-09-29

申请人： Jan Lodewijk Bonebakker ,  Paul A. Riethmuller ,  Robert M. Lane

发明人： Jan Lodewijk Bonebakker ,  Paul A. Riethmuller ,  Robert M. Lane

IPC分类号： G06F9/44

CPC分类号： G06F11/3409 ,  G06F11/3452 ,  G06F11/3466 ,  G06F2201/88 ,  G06F2201/885

摘要： A method for measuring system performance involves binding a sampling thread to a central processing unit (CPU), starting a soaker thread and binding the soaker thread to the CPU, assigning the soaker thread a lowest priority and scheduling class, placing the soaker thread in a scheduling mechanism based on the lowest priority and scheduling class, and suspending the soaker thread. If a hardware counter is kernel-only, then the following steps are performed: initializing the hardware counters, resuming the soaker thread, and executing the soaker thread if there is no scheduler item of equal or higher priority, where the scheduler item is within the scheduling mechanism.

摘要翻译： 一种用于测量系统性能的方法包括将采样线程绑定到中央处理单元（CPU），启动一个较深的线程并将该漏洞线程绑定到CPU，将该较低优先级的分配给最低优先级和调度类， 调度机制基于最低优先级和调度类，并挂起了较高的线程。 如果硬件计数器是仅内核，则执行以下步骤：初始化硬件计数器，恢复较软的线程，以及如果不存在具有相同或更高优先级的调度程序项目，则调度程序项目在 调度机制。