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24 条记录 (耗时 0.022 秒)

    Processor reset and instruction fetches
    1.
    发明授权
    Processor reset and instruction fetches 有权
    处理器复位和指令提取

    公开(公告)号：US06789187B2

    公开(公告)日：2004-09-07

    申请号：US09738082

    申请日：2000-12-15

    申请人： Ravi P. Singh ,  Charles P. Roth ,  Ravi Kolagotla ,  Juan G. Revilla

    发明人： Ravi P. Singh ,  Charles P. Roth ,  Ravi Kolagotla ,  Juan G. Revilla

    IPC分类号： G06F15177

    CPC分类号： G06F9/3802 ,  G06F1/24 ,  G06F9/3861

    摘要： In one embodiment, a method is disclosed for holding instruction fetch requests of a processor in an extended reset. Fetch requests are disabled when the processor undergoes a reset. When the reset is completed, fetch requests remain disabled when the instruction memory is being loaded. When loading of the instruction memory is completed, fetch requests are enabled.

    摘要翻译： 在一个实施例中，公开了一种用于在扩展复位中保持处理器的指令提取请求的方法。 当处理器进行复位时，提取请求被禁用。 复位完成后，当指令存储器加载时，提取请求保持禁用。 当指令存储器的加载完成时，启用提取请求。

    Data synchronization for a test access port
    3.
    发明授权
    Data synchronization for a test access port 有权
    测试访问端口的数据同步

    公开(公告)号：US07168032B2

    公开(公告)日：2007-01-23

    申请号：US09738405

    申请日：2000-12-15

    申请人： Charles P. Roth ,  Ravi P. Singh ,  Ravi Kolagotla ,  Tien Dinh

    发明人： Charles P. Roth ,  Ravi P. Singh ,  Ravi Kolagotla ,  Tien Dinh

    IPC分类号： G06F11/00

    CPC分类号： H04L7/02 ,  G01R31/318572

    摘要： In one embodiment, an integrated circuit provides a test access port that communicates with scan chain registers in a processor core. The integrated circuit synchronizes data transferred between a debug controller that operates under control of a test clock (TCK) and the processor core that operates under control of a processor clock (CLK).

    摘要翻译： 在一个实施例中，集成电路提供与处理器核心中的扫描链寄存器通信的测试访问端口。 集成电路将在测试时钟（TCK）的控制下操作的调试控制器与在处理器时钟（CLK）的控制下操作的处理器核心之间传送的数据同步。

    Event vector table override
    5.
    发明授权
    Event vector table override 有权
    事件向量表覆盖

    公开(公告)号：US06760800B1

    公开(公告)日：2004-07-06

    申请号：US09672289

    申请日：2000-09-28

    申请人： Charles P. Roth ,  Ravi Kolagotla ,  Jose Fridman

    发明人： Charles P. Roth ,  Ravi Kolagotla ,  Jose Fridman

    IPC分类号： G06F1324

    CPC分类号： G06F9/4812 ,  G06F9/4486

    摘要： In an embodiment, a system may include a processor that handles a number of events. These events may include general purpose interrupts (GPIs) assigned to particular devices in the system. Addresses for event service routines appropriate for particular events may be stored in an event vector table (EVT). In a system with a number of devices that utilize the processor's resources, some interrupts may be overloaded, that is, assigned to more than one device. If an overloaded interrupt occurs, the processor may override the EVT entry and select an address supplied by a system controller at a set of reset vector pins.

    摘要翻译： 在一个实施例中，系统可以包括处理多个事件的处理器。 这些事件可能包括分配给系统中特定设备的通用中断（GPI）。 适用于特定事件的事件服务例程的地址可以存储在事件向量表（EVT）中。 在具有利用处理器的资源的多个设备的系统中，一些中断可能被重载，也就是分配给多个设备。 如果发生过载中断，则处理器可以覆盖EVT条目，并在一组复位向量引脚上选择由系统控制器提供的地址。

    IMAGE SIGNAL PROCESSOR ARCHITECTURE OPTIMIZED FOR LOW-POWER, PROCESSING FLEXIBILITY, AND USER EXPERIENCE
    6.
    发明申请
    IMAGE SIGNAL PROCESSOR ARCHITECTURE OPTIMIZED FOR LOW-POWER, PROCESSING FLEXIBILITY, AND USER EXPERIENCE 审中-公开
    针对低功耗，加工灵活性和用户体验优化的图像信号处理器架构

    公开(公告)号：US20130004071A1

    公开(公告)日：2013-01-03

    申请号：US13175741

    申请日：2011-07-01

    申请人： YUH-LIN E. CHANG ,  Ravi Kolagotla ,  Madhu S. Athreya

    发明人： YUH-LIN E. CHANG ,  Ravi Kolagotla ,  Madhu S. Athreya

    IPC分类号： G06K9/00

    CPC分类号： H04N5/23241 ,  G06F1/3287 ,  H04N5/2176 ,  H04N5/23206 ,  H04N9/045 ,  Y02D10/171

    摘要： Methods and apparatus relating to an image signal processor architecture that may be optimized for low-power consumption, processing flexibility, and/or user experience are described. In an embodiment, an image signal processor may be partitioned into a plurality of partitions. Each partition may be capable of entering a lower power consumption state. Also, processing by each partition may be done in various modes to optimize for low-power consumption, processing flexibility, and/or user experience. Other embodiments are also disclosed and claimed.

    摘要翻译： 描述了可以针对低功耗，处理灵活性和/或用户体验而优化的图像信号处理器架构的方法和装置。 在一个实施例中，图像信号处理器可以被划分成多个分区。 每个分区可能能够进入较低的功耗状态。 此外，每个分区的处理可以以各种模式进行，以优化低功耗，处理灵活性和/或用户体验。 还公开并要求保护其他实施例。

    General purpose register file architecture for aligned simd
    7.
    发明授权
    General purpose register file architecture for aligned simd 有权
    通用寄存器文件架构用于对齐simd

    公开(公告)号：US07120781B1

    公开(公告)日：2006-10-10

    申请号：US09608983

    申请日：2000-06-30

    申请人： Ravi Kolagotla ,  David B. Witt ,  Bradley C. Aldrich

    发明人： Ravi Kolagotla ,  David B. Witt ,  Bradley C. Aldrich

    IPC分类号： G06F9/34

    CPC分类号： G06F9/30112 ,  G06F9/3001 ,  G06F9/30109 ,  G06F9/3824

    摘要： A register file architecture in a general purpose digital signal processor (DSP) supports alignment independent SIMD (Single Instruction/Multiple Data) operations. The register file architecture includes a register pair and an alignment multiplexer. Two 32 bit grouped words may be loaded into the register pair. Each grouped word includes four 8 bit operands. The alignment state of the 32 bit words may be determined by the two least significant bits (LSBs) of the pointer addresses of the grouped words. These LSBs are used to control the alignment MUX to select n operands from the two 32 bit grouped words and output an aligned 32 bit grouped word to execution units for parallel processing.

    摘要翻译： 通用数字信号处理器（DSP）中的寄存器文件架构支持对齐独立SIMD（单指令/多数据）操作。 寄存器文件架构包括寄存器对和对齐多路复用器。 两个32位分组的字可能被加载到寄存器对中。 每个分组字包括四个8位操作数。 32位字的对准状态可以由分组字的指针地址的两个最低有效位（LSB）确定。 这些LSB用于控制对齐MUX以从两个32位分组字中选择n个操作数，并将对齐的32位分组字输出到执行单元用于并行处理。

    Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
    10.
    发明申请
    Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages 审中-公开
    通过在处理之后调整指针进行调整以同时考虑多个流水线阶段，同时搜索和比较多个元素，将均匀和奇数数组指针维持在极端值

    公开(公告)号：US20060101230A1

    公开(公告)日：2006-05-11

    申请号：US11231397

    申请日：2005-09-20

    申请人： Charles Roth ,  Ravi Kolagotla ,  Jose Fridman

    发明人： Charles Roth ,  Ravi Kolagotla ,  Jose Fridman

    IPC分类号： G06F15/00

    CPC分类号： G06F7/22 ,  G06F9/30021 ,  G06F9/30036

    摘要： In one embodiment, a programmable processor searches an array of N data elements in response to N/M machine instructions, where the processor has a pipeline configured to process M data elements in parallel. In response to the machine instructions, a control unit directs the pipeline to retrieve M data elements from the array of elements in a single fetch cycle, concurrently compare the data elements to M current extreme values, and update the current extreme values, as well as M references to the current extreme values, based on the comparisons.

    摘要翻译： 在一个实施例中，可编程处理器响应于N / M机器指令来搜索N个数据元素的阵列，其中处理器具有被配置为并行处理M个数据元素的流水线。 响应于机器指令，控制单元引导流水线在单次提取循环中从元素阵列中检索M个数据元素，同时将数据元素与M个当前极值进行比较，并更新当前的极值，以及 基于比较，M​​引用当前的极值。