公开(公告)号：US20070040714A1

公开(公告)日：2007-02-22

申请号：US11385850

申请日：2006-03-22

申请人： Roger Lin ,  Ting-Kun Yeh ,  Martin Hsu ,  Roy Wang ,  Kuei-Lan Lin

发明人： Roger Lin ,  Ting-Kun Yeh ,  Martin Hsu ,  Roy Wang ,  Kuei-Lan Lin

IPC分类号： H03M7/40

CPC分类号： H03M7/425

摘要： An device and method for variable length decoding. The device comprises a device for variable length decoding comprising a first register, a second register, a first barrel shifter, a buffer, a coding table and an adding device. The method is characterized in that the buffer is installed on the output path from the barrel shifter to the coding table so as to shorten the critical path.

摘要翻译： 一种用于可变长度解码的设备和方法。 该装置包括用于可变长度解码的装置，包括第一寄存器，第二寄存器，第一桶形移位器，缓冲器，编码表和添加装置。 该方法的特征在于缓冲器安装在从桶形移位器到编码表的输出路径上，以便缩短关键路径。

公开(公告)号：US07327291B2

公开(公告)日：2008-02-05

申请号：US11385850

申请日：2006-03-22

申请人： Roger Lin ,  Ting-Kun Yeh ,  Martin Hsu ,  Roy Wang ,  Kuei-Lan Lin

发明人： Roger Lin ,  Ting-Kun Yeh ,  Martin Hsu ,  Roy Wang ,  Kuei-Lan Lin

IPC分类号： H03M7/40

CPC分类号： H03M7/425

摘要： An device and method for variable length decoding. The device comprises a device for variable length decoding comprising a first register, a second register, a first barrel shifter, a buffer, a coding table and an adding device. The method is characterized in that the buffer is installed on the output path from the barrel shifter to the coding table so as to shorten the critical path.

摘要翻译： 一种用于可变长度解码的设备和方法。 该装置包括用于可变长度解码的装置，包括第一寄存器，第二寄存器，第一桶形移位器，缓冲器，编码表和添加装置。 该方法的特征在于缓冲器安装在从桶形移位器到编码表的输出路径上，以便缩短关键路径。

公开(公告)号：US20050125469A1

公开(公告)日：2005-06-09

申请号：US11000885

申请日：2004-12-02

申请人： Roger Lin ,  Ting-Kun Yeh ,  Roy Wang ,  David Wang

发明人： Roger Lin ,  Ting-Kun Yeh ,  Roy Wang ,  David Wang

IPC分类号： G06F7/38 ,  G06F7/52 ,  G06F13/00 ,  G06F17/10 ,  G06F17/14 ,  G06K9/36 ,  G06T1/00 ,  G06T9/00 ,  H03M7/30 ,  H04N1/46 ,  H04N7/12 ,  H04N7/26 ,  H04N7/30 ,  H04N7/50

CPC分类号： H04N19/427

摘要： A method and system for applying pipeline architecture to discrete cosine transform and inverse discrete cosine transform. Each of the discrete cosine transform and inverse cosine transform are divided into four phases computed by process elements. Each phase can be designed by adjusting the amount of process elements according the demand of performance.

摘要翻译： 将管道架构应用于离散余弦变换和反相离散余弦变换的方法和系统。 每个离散余弦变换和反余弦变换被分成由过程元素计算的四个相位。 可以根据性能要求调整过程元素的数量来设计每个阶段。

公开(公告)号：US07558431B2

公开(公告)日：2009-07-07

申请号：US11000885

申请日：2004-12-02

申请人： Ting-Kun Yeh ,  Roy Wang ,  Roger Lin ,  David Wang

发明人： Ting-Kun Yeh ,  Roy Wang ,  Roger Lin ,  David Wang

IPC分类号： G06K9/46

CPC分类号： H04N19/427

摘要： A method and system for applying pipeline architecture to discrete cosine transform and inverse discrete cosine transform. Each of the discrete cosine transform and inverse cosine transform are divided into four phases computed by process elements. Each phase can be designed by adjusting the amount of process elements according the demand of performance.

摘要翻译： 将管道架构应用于离散余弦变换和反相离散余弦变换的方法和系统。 每个离散余弦变换和反余弦变换被分成由过程元素计算的四个相位。 可以根据性能要求调整过程元素的数量来设计每个阶段。

公开(公告)号：US20050125475A1

公开(公告)日：2005-06-09

申请号：US10992814

申请日：2004-11-22

申请人： Ting-Kun Yeh ,  Roy Wang ,  David Wang

发明人： Ting-Kun Yeh ,  Roy Wang ,  David Wang

IPC分类号： G06F7/38 ,  G06F7/52 ,  G06F13/00 ,  G06F17/10 ,  G06F17/14 ,  G06K9/36 ,  G06T1/00 ,  G06T9/00 ,  H03M7/30 ,  H04N1/46 ,  H04N7/12 ,  H04N7/26 ,  H04N7/30 ,  H04N7/50

CPC分类号： H04N19/427

摘要： A device and a method of sharing IDCT are disclosed. Firstly, a data word and an identifier for representing which one of several formats are extracted from a received word. Then the data word is treated with IDCT to be a signed word afterward. Then the signed word is transformed into a formatted word between the values of a maximum value and a minimum value. The data word and identifier can be received by a word receiving means and treated with IDCT by an IDCT means to generate a signed word. The signed word is transformed into a formatted word for outputting via a word transforming means. Such that words with different formats can be treated with a sharing IDCT to save the redundant cost.

摘要翻译： 公开了一种共享IDCT的设备和方法。 首先，从接收到的单词中提取数据字和用于表示多种格式中的哪一种的标识符。 然后用IDCT处理数据字作为签名字。 然后，有符号字被转换成最大值和最小值之间的格式化字。 数据字和标识符可由字接收装置接收，并通过IDCT装置用IDCT处理，以生成有符号字。 有符号字被转换成格式化的字，以经由字变换装置输出。 因此，可以使用共享IDCT来处理具有不同格式的单词以节省冗余成本。

公开(公告)号：US07334063B2

公开(公告)日：2008-02-19

申请号：US11142445

申请日：2005-06-02

申请人： Ian Su ,  Roy Wang

发明人： Ian Su ,  Roy Wang

IPC分类号： G06F13/00

CPC分类号： G06F9/30098 ,  G06F9/3824 ,  G06F9/3851

摘要： A method for accessing digital data information is used for reducing accessing time when a processor accesses digital data from a register. The method comprises the steps of accessing data from a register with a processor, continuously accessing data from the register with the processor if the data in the register is valid, enabling an identifier register with the processor if the data in the register is invalid, transmitting an interrupt signal to the processor, disabling the identifier register with the processor, and accessing the data from the register with the processor.

摘要翻译： 用于访问数字数据信息的方法用于在处理器从寄存器访问数字数据时减少访问时间。 该方法包括以下步骤：从处理器的寄存器访问数据，如果寄存器中的数据有效，则从处理器的寄存器连续访问数据，如果寄存器中的数据无效，则能够向处理器发送标识符寄存器，发送 到处理器的中断信号，禁止与处理器的标识符寄存器，以及从处理器的寄存器访问数据。

公开(公告)号：US20060123140A1

公开(公告)日：2006-06-08

申请号：US11282439

申请日：2005-11-17

申请人： Roy Wang

发明人： Roy Wang

IPC分类号： G06F3/00

CPC分类号： G06F11/3656 ,  G06F1/3203 ,  G06F1/3293 ,  G06F3/1407 ,  G09G2330/021 ,  Y02D10/122

摘要： A chip with IDE host and IDE slave and corresponding self-debugging function is provided. The chip simplifies IDE debugging of a chip, which comprises a front-end and a backend, by offering separate debugging modes for an IDE host and an IDE slave on the same chip. The front-end provides output data of an internal IDE slave or output data of an external IDE slave in response to a host debug enable signal. The backend is coupled to the front-end. The backend provides functions of an internal IDE host according to the output data of the internal IDE slave or the external IDE slave, or directs the output data of the internal IDE slave to an external IDE host in response to a slave debug enable signal.

公开(公告)号：US07590771B2

公开(公告)日：2009-09-15

申请号：US11282439

申请日：2005-11-17

申请人： Roy Wang

发明人： Roy Wang

IPC分类号： G06F3/00

CPC分类号： G06F11/3656 ,  G06F1/3203 ,  G06F1/3293 ,  G06F3/1407 ,  G09G2330/021 ,  Y02D10/122

摘要： A chip with IDE host and IDE slave and corresponding self-debugging function is provided. The chip simplifies IDE debugging of a chip, which comprises a front-end and a backend, by offering separate debugging modes for an IDE host and an IDE slave on the same chip. The front-end provides output data of an internal IDE slave or output data of an external IDE slave in response to a host debug enable signal. The backend is coupled to the front-end. The backend provides functions of an internal IDE host according to the output data of the internal IDE slave or the external IDE slave, or directs the output data of the internal IDE slave to an external IDE host in response to a slave debug enable signal.

摘要翻译： 提供具有IDE主机和IDE从机以及相应的自调试功能的芯片。 该芯片通过为同一芯片上的IDE主机和IDE从站提供单独的调试模式，简化了包含前端和后端的芯片的IDE调试。 前端提供内部IDE从站的输出数据或外部IDE从站的输出数据，以响应主机调试使能信号。 后端耦合到前端。 后端根据内部IDE从站或外部IDE从站的输出数据提供内部IDE主机的功能，或者将内部IDE从站的输出数据指向外部IDE主机以响应从站调试使能信号。

公开(公告)号：US20050152609A1

公开(公告)日：2005-07-14

申请号：US11001636

申请日：2004-12-02

申请人： Roy Wang ,  David Wang

发明人： Roy Wang ,  David Wang

IPC分类号： G06F7/38 ,  G06F7/52 ,  G06F13/00 ,  G06F17/10 ,  G06F17/14 ,  G06K9/36 ,  G06T1/00 ,  G06T9/00 ,  H03M7/30 ,  H04N1/46 ,  H04N7/12 ,  H04N7/26 ,  H04N7/30 ,  H04N7/50

CPC分类号： H04N19/427

摘要： A control device, system and method for multi-pixel reading provides a processor receiving multi-pixel, uses memory units wherein each memory unit sequentially receiving a writing enable signal, and then receiving and storing multi-pixel. Simultaneously, the processor having multi-data bus receives multi-pixel of the each memory unit output. The clock of the enabling all the memory units is less then the delay of the processor reading, so that reducing the spare time of the image decoding system and reducing the reading time of the reading image.

摘要翻译： 用于多像素读取的控制装置，系统和方法提供接收多像素的处理器，使用存储器单元，其中每个存储器单元顺序地接收写入使能信号，然后接收和存储多像素。 同时，具有多数据总线的处理器接收每个存储器单元输出的多个像素。 启用所有存储器单元的时钟小于处理器读取的延迟，从而减少图像解码系统的空闲时间并减少读取图像的读取时间。

公开(公告)号：US20070091669A1

公开(公告)日：2007-04-26

申请号：US11257327

申请日：2005-10-24

申请人： Owen Hynes ,  Roy Wang ,  Romney Katti ,  Daniel Reed

发明人： Owen Hynes ,  Roy Wang ,  Romney Katti ,  Daniel Reed

IPC分类号： G11C11/00

CPC分类号： G11C11/15

摘要： A magneto-resistive memory system is presented that includes a radiation-hardened and low power memory cell. The magneto-resistive memory cell includes a word line select transistor in the cell to help eliminate unselected cell disturbances. Furthermore, the magneto-resistive memory cell includes a full-turn write word line that writes true and complimentary bit values using less current than previous cell architectures. The improved memory cell may be used in a memory system with precision current drivers and auto-zero sense amplifiers in order to further lower power and improve overall system reliability.

摘要翻译： 提出了一种包含辐射硬化和低功率存储单元的磁阻存储器系统。 磁阻存储单元包括单元中的字线选择晶体管，以帮助消除未选择的单元干扰。 此外，磁阻存储器单元包括使用比以前的单元架构更少的电流写入真实和互补位值的全匝写入字线。 改进的存储单元可以用于具有精密电流驱动器和自动零感测放大器的存储器系统中，以便进一步降低功率并提高整体系统的可靠性。