公开(公告)号：US20150364542A1

公开(公告)日：2015-12-17

申请号：US14737048

申请日：2015-06-11

Applicant: Samsung Electronics Co., Ltd.

Inventor： Mark S. RODDER ,  Borna OBRADOVIC ,  Rwik SENGUPTA ,  Dharmendar Reddy PALLE ,  Robert C. BOWEN

IPC: H01L29/06 ,  H01L27/092 ,  H01L29/20

CPC classification number: H01L29/0665 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/8258 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0673 ,  H01L29/16 ,  H01L29/20 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/775 ,  H01L29/78696 ,  Y10S977/755

Abstract: An integrated circuit may include multiple first, non-Si, nanosheet field-effect transistors (FETs) and multiple second, Si, nanosheet FETs. Nanosheets of ones of the first, non-Si, nanosheet FETs may include less than about 30% Si. The first, non-Si, nanosheet FETs may define a critical speed path of the circuit of the integrated circuit. Nanosheets of ones of the second, Si, nanosheet FETs may include more than about 30% Si. The second, Si, nanosheet FETs may define a non-critical speed path of the integrated circuit. Ones of the first, non-Si, nanosheet FETs may be configured to have a higher speed than a speed of ones of the second, Si, nanosheet FETs.

Abstract translation: 集成电路可以包括多个第一，非Si，纳米片状场效应晶体管（FET）和多个第二，Si，纳米片FET。 第一非硅纳米片FET的纳米片可以包括少于约30％的Si。 第一个非Si纳米片FET可以限定集成电路的电路的临界速度路径。 第二，Si，纳米片FET的纳米片可以包括大于约30％的Si。 第二个Si纳米片FET可以定义集成电路的非临界速度路径。 第一非硅纳米片FET的结构可以被配置为具有比第二Si纳米片FET的速度更高的速度。

公开(公告)号：US20160035675A1

公开(公告)日：2016-02-04

申请号：US14809266

申请日：2015-07-26

Applicant: Samsung Electronics Co., Ltd.

Inventor： Ganesh HEGDE ,  Mark S. RODDER ,  Jorge A. KITTL ,  Robert C. BOWEN

IPC: H01L23/532 ,  H01L21/768 ,  H01L21/321 ,  H01L23/528

CPC classification number: H01L23/53238 ,  H01L21/76844 ,  H01L21/76846 ,  H01L21/76877 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A damascene interconnect structure may be formed by forming a trench in an ILD. A diffusion barrier may be deposited on trench surfaces, followed by a first liner material. The first liner material may be removed from a bottom surface of the trench. A second liner material may be directionally deposited on the bottom. A conductive seed layer may be deposited on the first and second liner materials, and a conductive material may fill in the trench. A CMP process can remove excess material from the top of the structure. A damascene interconnect may include a dielectric having a trench, a first liner layer arranged on trench sidewalls, and a second liner layer arranged on a trench bottom. A conductive material may fill the trench. The first liner material may have low wettability and the second liner material may have high wettability with respect to the conductive material.

Abstract translation: 可以通过在ILD中形成沟槽来形成镶嵌互连结构。 扩散阻挡层可以沉积在沟槽表面上，随后是第一衬里材料。 可以从沟槽的底表面去除第一衬里材料。 第二衬里材料可以定向沉积在底部。 可以在第一和第二衬垫材料上沉积导电种子层，并且导电材料可以填充在沟槽中。 CMP工艺可以从结构的顶部去除多余的材料。 镶嵌互连件可以包括具有沟槽的电介质，布置在沟槽侧壁上的第一衬垫层和布置在沟槽底部上的第二衬垫层。 导电材料可以填充沟槽。 第一衬里材料可以具有低润湿性，并且第二衬里材料相对于导电材料可具有高润湿性。