公开(公告)号：US07572704B2

公开(公告)日：2009-08-11

申请号：US11824024

申请日：2007-06-29

申请人： Sang-Rok Oh ,  Jae-Seon Yu

发明人： Sang-Rok Oh ,  Jae-Seon Yu

IPC分类号： H01L21/336

CPC分类号： H01L21/32139 ,  H01L21/28061 ,  H01L21/28247 ,  H01L29/66621

摘要： A method for forming a metal pattern in a semiconductor device includes forming an etch stop layer over a semi-finished substrate including a metal layer, forming a hard mask over the etch stop layer, etching the hard mask to form a hard mask pattern exposing the etch stop layer, and etching the etch stop layer and the metal layer using the hard mask pattern.

摘要翻译： 在半导体器件中形成金属图案的方法包括在包括金属层的半成品衬底上形成蚀刻停止层，在蚀刻停止层上形成硬掩模，蚀刻硬掩模以形成暴露 蚀刻停止层，并使用硬掩模图案蚀刻蚀刻停止层和金属层。

公开(公告)号：US07807574B2

公开(公告)日：2010-10-05

申请号：US11801657

申请日：2007-05-10

申请人： Jae-Seon Yu ,  Sang-Rok Oh

发明人： Jae-Seon Yu ,  Sang-Rok Oh

IPC分类号： H01L21/302

CPC分类号： H01L21/32139 ,  H01L21/0206 ,  H01L21/28123 ,  H01L21/32136 ,  H01L21/32137

摘要： An etching method in a semiconductor device includes forming a nitride-based first hard mask layer over a target etch layer, forming a carbon-based second hard mask pattern over the first hard mask layer, etching the first hard mask layer using the second hard mask pattern as an etch barrier to form a first hard mask pattern, cleaning a resultant structure including the first hard mask pattern, and etching the target etch layer using the second hard mask pattern as an etch barrier.

摘要翻译： 半导体器件中的蚀刻方法包括在目标蚀刻层上形成基于氮化物的第一硬掩模层，在第一硬掩模层上形成基于碳的第二硬掩模图案，使用第二硬掩模蚀刻第一硬掩模层 图案作为蚀刻屏障以形成第一硬掩模图案，清洁包括第一硬掩模图案的所得结构，以及使用第二硬掩模图案作为蚀刻阻挡层蚀刻目标蚀刻层。

公开(公告)号：US07759234B2

公开(公告)日：2010-07-20

申请号：US11952431

申请日：2007-12-07

申请人： Sang-Rok Oh ,  Jae-Seon Yu

发明人： Sang-Rok Oh ,  Jae-Seon Yu

IPC分类号： H01L21/3205 ,  H01L21/4763

CPC分类号： H01L29/4236 ,  H01L29/66621

摘要： A method for fabricating a semiconductor device includes forming a sacrificial layer having a stack structure of a first insulation layer, a first conductive layer and a second insulation layer over a substrate, forming a recess by etching the sacrificial layer and the substrate, forming a gate insulation layer over a recess surface, filling a second conductive layer in the recess and between etched sacrificial layers, forming a gate electrode metal layer, a gate hard mask layer and a gate mask pattern over a resultant substrate, etching layers formed below the gate mask pattern by using the gate mask pattern until the first conductive layer is exposed, thereby forming an initial gate pattern, forming a capping layer on a sidewall and a top portion of the initial gate pattern, and etching an exposed portion by using the capping layer as a mask until the first insulation layer is exposed, thereby forming a final gate pattern.

摘要翻译： 一种制造半导体器件的方法包括在衬底上形成具有第一绝缘层，第一导电层和第二绝缘层的堆叠结构的牺牲层，通过蚀刻牺牲层和衬底形成凹部，形成栅极 绝缘层，在凹陷表面上填充凹陷中的第二导电层和蚀刻的牺牲层之间，在所得衬底上形成栅极金属层，栅极硬掩模层和栅极掩模图案，在栅极掩模下方形成蚀刻层 通过使用栅极掩模图案直到第一导电层露出，从而形成初始栅极图案，在初始栅极图案的侧壁和顶部上形成覆盖层，并且通过使用覆盖层作为蚀刻来蚀刻暴露部分 直到第一绝缘层露出的掩模，从而形成最终的栅极图案。

公开(公告)号：US20080233730A1

公开(公告)日：2008-09-25

申请号：US12005565

申请日：2007-12-27

申请人： Jae-Seon Yu ,  Sang-Rok Oh

发明人： Jae-Seon Yu ,  Sang-Rok Oh

IPC分类号： H01L21/3205 ,  G03F7/26

CPC分类号： H01L21/28123 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/10894

摘要： A method for fabricating a semiconductor device includes providing a substrate where a cell region and a peripheral region are defined, stacking a conductive layer, a hard mask layer, a metal-based hard mask layer, and an amorphous carbon (C) pattern over the substrate etching the metal-based hard mask layer using the amorphous C pattern as an etch mask, thereby forming a resultant structure, forming a photoresist pattern covering the resultant structure in the cell region while exposing the resultant structure in the peripheral region, decreasing a width of the etched metal-based hard mask layer in the peripheral region, removing the photoresist pattern and the amorphous C pattern, and forming a conductive pattern by etching the hard mask layer and the conductive layer using the etched metal-based hard mask layer as an etch mask.

摘要翻译： 一种半导体器件的制造方法，其特征在于，提供在其上限定了单元区域和周边区域的基板，将导电层，硬掩模层，金属基硬掩模层和无定形碳（C） 使用非晶C图案作为蚀刻掩模来蚀刻基于金属的硬掩模层，从而形成所得结构，形成覆盖所述单元区域中的所得结构的光致抗蚀剂图案，同时使周边区域中的所得结构暴露， 在外围区域中蚀刻的金属基硬掩模层，去除光致抗蚀剂图案和非晶C图案，并且通过使用蚀刻的金属基硬掩模层蚀刻硬掩模层和导电层来形成导电图案，作为 蚀刻掩模。

公开(公告)号：US20080160739A1

公开(公告)日：2008-07-03

申请号：US12005438

申请日：2007-12-26

申请人： Jae-Seon Yu ,  Sang-Rok Oh

发明人： Jae-Seon Yu ,  Sang-Rok Oh

IPC分类号： H01L21/28

CPC分类号： H01L27/105 ,  H01L27/1052

摘要： A method for fabricating a semiconductor device including a first region and a second region, wherein pattern density of etch target patterns formed in the second region is lower than that of etch target patterns formed in the first region includes providing a substrate including the first region and the second region, forming an etch target layer over the substrate, forming a hard mask layer over the etch target layer, etching the hard mask layer to form a first and a second hard mask pattern in the first and the second regions, respectively, reducing a width of the second hard mask pattern formed in the second region and etching the etch target layer using the first hard mask pattern and the second hard mask pattern having the reduced width as an etch barrier to form the etch target patterns in the first and the second regions.

摘要翻译： 一种用于制造包括第一区域和第二区域的半导体器件的方法，其中形成在所述第二区域中的蚀刻目标图案的图案密度低于在所述第一区域中形成的蚀刻目标图案的图案密度，包括提供包括所述第一区域的衬底和 所述第二区域在所述衬底上形成蚀刻目标层，在所述蚀刻目标层上形成硬掩模层，蚀刻所述硬掩模层以分别在所述第一区域和所述第二区域中形成第一和第二硬掩模图案， 所述第二硬掩模图案的宽度形成在所述第二区域中，并且使用所述第一硬掩模图案蚀刻所述蚀刻目标层，并且所述第二硬掩模图案具有减小的宽度作为蚀刻阻挡层，以在所述第一和/ 第二区域。

公开(公告)号：US20080160737A1

公开(公告)日：2008-07-03

申请号：US11824024

申请日：2007-06-29

申请人： Sang-Rok Oh ,  Jae-Seon Yu

发明人： Sang-Rok Oh ,  Jae-Seon Yu

IPC分类号： H01L21/3205 ,  H01L21/311

CPC分类号： H01L21/32139 ,  H01L21/28061 ,  H01L21/28247 ,  H01L29/66621

摘要： A method for forming a metal pattern in a semiconductor device includes forming an etch stop layer over a semi-finished substrate including a metal layer, forming a hard mask over the etch stop layer, etching the hard mask to form a hard mask pattern exposing the etch stop layer, and etching the etch stop layer and the metal layer using the hard mask pattern.

摘要翻译： 在半导体器件中形成金属图案的方法包括在包括金属层的半成品衬底上形成蚀刻停止层，在蚀刻停止层上形成硬掩模，蚀刻硬掩模以形成暴露 蚀刻停止层，并使用硬掩模图案蚀刻蚀刻停止层和金属层。

公开(公告)号：US08921189B2

公开(公告)日：2014-12-30

申请号：US12005438

申请日：2007-12-26

申请人： Jae-Seon Yu ,  Sang-Rok Oh

发明人： Jae-Seon Yu ,  Sang-Rok Oh

IPC分类号： H01L21/28 ,  H01L27/105

CPC分类号： H01L27/105 ,  H01L27/1052

摘要： A method for fabricating a semiconductor device including a first region and a second region, wherein pattern density of etch target patterns formed in the second region is lower than that of etch target patterns formed in the first region includes providing a substrate including the first region and the second region, forming an etch target layer over the substrate, forming a hard mask layer over the etch target layer, etching the hard mask layer to form a first and a second hard mask pattern in the first and the second regions, respectively, reducing a width of the second hard mask pattern formed in the second region and etching the etch target layer using the first hard mask pattern and the second hard mask pattern having the reduced width as an etch barrier to form the etch target patterns in the first and the second regions.

摘要翻译： 一种用于制造包括第一区域和第二区域的半导体器件的方法，其中形成在所述第二区域中的蚀刻目标图案的图案密度低于在所述第一区域中形成的蚀刻目标图案的图案密度，包括提供包括所述第一区域的衬底和 所述第二区域在所述衬底上形成蚀刻目标层，在所述蚀刻目标层上形成硬掩模层，蚀刻所述硬掩模层以分别在所述第一区域和所述第二区域中形成第一和第二硬掩模图案， 所述第二硬掩模图案的宽度形成在所述第二区域中，并且使用所述第一硬掩模图案蚀刻所述蚀刻目标层，并且所述第二硬掩模图案具有减小的宽度作为蚀刻阻挡层，以在所述第一和/ 第二区域。

公开(公告)号：US07678676B2

公开(公告)日：2010-03-16

申请号：US12346811

申请日：2008-12-30

申请人： Hae-Jung Lee ,  Jae-Seon Yu ,  Jae-Kyun Lee ,  Sang-Rok Oh

发明人： Hae-Jung Lee ,  Jae-Seon Yu ,  Jae-Kyun Lee ,  Sang-Rok Oh

IPC分类号： H01L21/00

CPC分类号： H01L21/823437 ,  H01L29/66621

摘要： A method for fabricating a semiconductor device with a recess gate includes providing a substrate, forming an isolation layer over the substrate to define an active region, forming mask patterns with a first width opening exposing a region where recess patterns are to be formed, and a second width opening smaller than the first width and exposing the isolation layer, forming a passivation layer along a height difference of the mask patterns, etching the substrate using the passivation layer and the mask patterns as an etch barrier to form recess patterns, removing the passivation layer and the mask patterns, and forming gate patterns protruding from the substrate to fill the recess patterns.

摘要翻译： 一种用于制造具有凹槽的半导体器件的方法包括提供衬底，在衬底上形成隔离层以限定有源区，形成具有第一宽度开口的掩模图案，该第一宽度开口露出要形成凹部图案的区域，以及 第二宽度开口小于第一宽度并暴露隔离层，沿着掩模图案的高度差形成钝化层，使用钝化层蚀刻衬底，并将掩模图案作为蚀刻阻挡层以形成凹陷图案，去除钝化层 层和掩模图案，以及形成从基板突出以填充凹陷图案的栅极图案。

公开(公告)号：US20080160771A1

公开(公告)日：2008-07-03

申请号：US11801657

申请日：2007-05-10

申请人： Jae-Seon Yu ,  Sang-Rok Oh

发明人： Jae-Seon Yu ,  Sang-Rok Oh

IPC分类号： H01L21/311

CPC分类号： H01L21/32139 ,  H01L21/0206 ,  H01L21/28123 ,  H01L21/32136 ,  H01L21/32137

摘要： An etching method in a semiconductor device includes forming a nitride-based first hard mask layer over a target etch layer, forming a carbon-based second hard mask pattern over the first hard mask layer, etching the first hard mask layer using the second hard mask pattern as an etch barrier to form a first hard mask pattern, cleaning a resultant structure including the first hard mask pattern, and etching the target etch layer using the second hard mask pattern as an etch barrier.

摘要翻译： 半导体器件中的蚀刻方法包括在目标蚀刻层上形成基于氮化物的第一硬掩模层，在第一硬掩模层上形成基于碳的第二硬掩模图案，使用第二硬掩模蚀刻第一硬掩模层 图案作为蚀刻屏障以形成第一硬掩模图案，清洁包括第一硬掩模图案的所得结构，以及使用第二硬掩模图案作为蚀刻阻挡层蚀刻目标蚀刻层。

公开(公告)号：US20100015775A1

公开(公告)日：2010-01-21

申请号：US12346811

申请日：2008-12-30

申请人： Hae-Jung Lee ,  Jae-Seon Yu ,  Jae-Kyun Lee ,  Sang-Rok Oh

发明人： Hae-Jung Lee ,  Jae-Seon Yu ,  Jae-Kyun Lee ,  Sang-Rok Oh

IPC分类号： H01L21/76

CPC分类号： H01L21/823437 ,  H01L29/66621

摘要： A method for fabricating a semiconductor device with a recess gate includes providing a substrate, forming an isolation layer over the substrate to define an active region, forming mask patterns with a first width opening exposing a region where recess patterns are to be formed, and a second width opening smaller than the first width and exposing the isolation layer, forming a passivation layer along a height difference of the mask patterns, etching the substrate using the passivation layer and the mask patterns as an etch barrier to form recess patterns, removing the passivation layer and the mask patterns, and forming gate patterns protruding from the substrate to fill the recess patterns.

摘要翻译： 一种用于制造具有凹槽的半导体器件的方法包括提供衬底，在衬底上形成隔离层以限定有源区，形成具有第一宽度开口的掩模图案，该第一宽度开口露出要形成凹部图案的区域，以及 第二宽度开口小于第一宽度并暴露隔离层，沿着掩模图案的高度差形成钝化层，使用钝化层蚀刻衬底，并将掩模图案作为蚀刻阻挡层以形成凹陷图案，去除钝化层 层和掩模图案，以及形成从基板突出以填充凹陷图案的栅极图案。