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1.发明授权High speed fanned out system architecture and input/output circuits for non-volatile memory 有权高速扇出系统架构和非易失性存储器的输入/输出电路公开(公告)号：US07567471B2
公开(公告)日：2009-07-28
申请号：US11645043
申请日：2006-12-21
IPC分类号： G11C7/00
CPC分类号： G06F13/4239 , G11C16/10 , G11C16/26 , G11C2216/14
摘要： In various embodiments, a plurality of non-volatile memory devices, such as NAND flash memory device, may be connected to a host controller device in a fanned out configuration that allows each of the plurality of memory devices to perform read and/or write operations simultaneously. Each non-volatile memory device may include high speed input circuitry and high speed output circuitry so that transfers to and from memory are not limited by the speed of the flash memory read/write interface.
摘要翻译： 在各种实施例中，诸如NAND闪存器件的多个非易失性存储器件可以以扇形输出配置连接到主机控制器设备，其允许多个存储器件中的每一个执行读取和/或写入操作 同时。 每个非易失性存储器件可以包括高速输入电路和高速输出电路，使得到存储器和从存储器的传送不受闪存读/写接口的速度的限制。
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公开(公告)号：US07650459B2
公开(公告)日：2010-01-19
申请号：US11644270
申请日：2006-12-21
申请人： Sean S. Eilert , Rodney R. Rozman
发明人： Sean S. Eilert , Rodney R. Rozman
IPC分类号： G06F12/00
CPC分类号： G06F13/4243
摘要： Various embodiments of the invention connect multiple non-volatile memory controllers in a daisy chain manner, so the multiple memory devices may be accessed from a common host controller. Data and control signals may be daisy-chained in this way, so that many memory devices may be connected together, while not increasing the loading on individual signals lines. Transfer with the various memory devices may be interleaved, so that the relatively slow times of the memory devices doesn't slow down the overall throughout of the memory stem.
摘要翻译： 本发明的各种实施例以菊花链方式连接多个非易失性存储器控制器，因此可以从公共主机控制器访问多个存储器设备。 数据和控制信号可以以这种方式进行菊花链，使得许多存储器件可以连接在一起，而不会增加各个信号线上的负载。 与各种存储器件的转移可能被交错，使得存储器件的相对较慢的时间不会使整个存储器杆的整体减慢。
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公开(公告)号：US20080155204A1
公开(公告)日：2008-06-26
申请号：US11644630
申请日：2006-12-21
IPC分类号： G06F13/16
CPC分类号： G06F13/4234
摘要： Some embodiments of the invention pertain to a memory system containing multiple memory devices, in which one or multiple ones of the memory devices may flexibly be selected at one time for a common operation to be performed by all the selected devices concurrently.
摘要翻译： 本发明的一些实施例涉及包含多个存储器设备的存储器系统，其中存储器设备中的一个或多个存储器设备可以一次灵活地选择，以便所有所选择的设备同时执行公共操作。
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公开(公告)号：US08006044B2
公开(公告)日：2011-08-23
申请号：US11644630
申请日：2006-12-21
CPC分类号： G06F13/4234
摘要： Some embodiments of the invention pertain to a memory system containing multiple memory devices, in which one or multiple ones of the memory devices may flexibly be selected at one time for a common operation to be performed by all the selected devices concurrently.
摘要翻译： 本发明的一些实施例涉及包含多个存储器设备的存储器系统，其中存储器设备中的一个或多个存储器设备可以一次灵活地选择，以便所有所选择的设备同时执行公共操作。
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公开(公告)号：US07802061B2
公开(公告)日：2010-09-21
申请号：US11644464
申请日：2006-12-21
IPC分类号： G06F12/00
CPC分类号： G11C16/10
摘要： Some embodiments of the invention use a command-based interface to control reads and writes with non-volatile memory devices. This may reduce the number of pins that are needed on each integrated circuit, and therefore reduce the cost and size of those integrated circuits. In some embodiments, an on-die cache buffer may be used to buffer data transfers between a high-speed memory bus and the slower speed non-volatile array.
摘要翻译： 本发明的一些实施例使用基于命令的接口来控制具有非易失性存储器设备的读取和写入。 这可能减少每个集成电路所需的引脚数，从而降低这些集成电路的成本和尺寸。 在一些实施例中，片上高速缓冲存储器可用于缓冲高速存储器总线与较慢速度非易失性阵列之间的数据传输。
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公开(公告)号：US08458415B2
公开(公告)日：2013-06-04
申请号：US13191875
申请日：2011-07-27
CPC分类号： G06F13/4234
摘要： Some embodiments of the invention pertain to a memory system containing multiple memory devices, in which one or multiple ones of the memory devices may flexibly be selected at one time for a common operation to be performed by all the selected devices concurrently.
摘要翻译： 本发明的一些实施例涉及包含多个存储器设备的存储器系统，其中存储器设备中的一个或多个存储器设备可以一次灵活地选择，以便所有所选择的设备同时执行公共操作。
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公开(公告)号：US20120047334A1
公开(公告)日：2012-02-23
申请号：US13191875
申请日：2011-07-27
IPC分类号： G06F12/00
CPC分类号： G06F13/4234
摘要： Some embodiments of the invention pertain to a memory system containing multiple memory devices, in which one or multiple ones of the memory devices may flexibly be selected at one time for a common operation to be performed by all the selected devices concurrently.
摘要翻译： 本发明的一些实施例涉及包含多个存储器设备的存储器系统，其中一个或多个存储器设备可以一次灵活地选择，以使所有所选择的设备同时执行公共操作。
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公开(公告)号：US20080155207A1
公开(公告)日：2008-06-26
申请号：US11644270
申请日：2006-12-21
申请人： Sean S. Eilert , Rodney R. Rozman
发明人： Sean S. Eilert , Rodney R. Rozman
IPC分类号： G06F13/14
CPC分类号： G06F13/4243
摘要： Various embodiments of the invention connect multiple non-volatile memory controllers in a daisy chain manner, so the multiple memory devices may be accessed from a common host controller. Data and control signals may be daisy-chained in this way, so that many memory devices may be connected together, while not increasing the loading on individual signals lines. Transfer with the various memory devices may be interleaved, so that the relatively slow times of the memory devices doesn't slow down the overall throughout of the memory stem.
摘要翻译： 本发明的各种实施例以菊花链方式连接多个非易失性存储器控制器，因此可以从公共主机控制器访问多个存储器设备。 数据和控制信号可以以这种方式进行菊花链，使得许多存储器件可以连接在一起，而不会增加各个信号线上的负载。 与各种存储器件的转移可能被交错，使得存储器件的相对较慢的时间不会使整个存储器杆的整体减慢。
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9.发明申请High speed fanned out system architecture and input/output circuits for non-volatile memory 有权高速扇出系统架构和非易失性存储器的输入/输出电路公开(公告)号：US20080151648A1
公开(公告)日：2008-06-26
申请号：US11645043
申请日：2006-12-21
IPC分类号： G11C7/10
CPC分类号： G06F13/4239 , G11C16/10 , G11C16/26 , G11C2216/14
摘要： In various embodiments, a plurality of non-volatile memory devices, such as NAND flash memory device, may be connected to a host controller device in a fanned out configuration that allows each of the plurality of memory devices to perform read and/or write operations simultaneously. Each non-volatile memory device may include high speed input circuitry and high speed output circuitry so that transfers to and from memory are not limited by the speed of the flash memory read/write interface.
摘要翻译： 在各种实施例中，诸如NAND闪存器件的多个非易失性存储器件可以以扇形输出配置连接到主机控制器设备，其允许多个存储器件中的每一个执行读取和/或写入操作 同时。 每个非易失性存储器件可以包括高速输入电路和高速输出电路，使得到存储器和从存储器的传送不受闪存读/写接口的速度的限制。
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公开(公告)号：US20080151622A1
公开(公告)日：2008-06-26
申请号：US11644464
申请日：2006-12-21
IPC分类号： G11C16/06
CPC分类号： G11C16/10
摘要： Some embodiments of the invention use a command-based interface to control reads and writes with non-volatile memory devices. This may reduce the number of pins that are needed on each integrated circuit, and therefore reduce the cost and size of those integrated circuits. In some embodiments, an on-die cache buffer may be used to buffer data transfers between a high-speed memory bus and the slower speed non-volatile array.
摘要翻译： 本发明的一些实施例使用基于命令的接口来控制具有非易失性存储器设备的读取和写入。 这可能减少每个集成电路所需的引脚数，从而降低这些集成电路的成本和尺寸。 在一些实施例中，片上高速缓冲存储器可用于缓冲高速存储器总线与较慢速度非易失性阵列之间的数据传输。
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