公开(公告)号：US08856575B2

公开(公告)日：2014-10-07

申请号：US13284684

申请日：2011-10-28

申请人： Shaohua Yang ,  Zongwang Li ,  Fan Zhang ,  Yang Han ,  Chung-Li Wang

发明人： Shaohua Yang ,  Zongwang Li ,  Fan Zhang ,  Yang Han ,  Chung-Li Wang

IPC分类号： G06F1/00 ,  G06F11/30 ,  G06F1/30

CPC分类号： G06F11/3062 ,  G06F1/30

摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes: a data detector circuit, a data decoder circuit, and a power usage control circuit. The data detector circuit is operable to apply a data detection algorithm to a data input to yield a detected output. The data decoder circuit is operable to apply a data decode algorithm to a data set derived from the detected output to yield a decoded output. The power usage control circuit is operable to force a defined number of global iterations applied to the data input by the data detector circuit and the data decoder circuit regardless of convergence of the data decode algorithm.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，公开了一种数据处理电路，其包括：数据检测器电路，数据解码器电路和电力使用控制电路。 数据检测器电路可操作以将数据检测算法应用于数据输入以产生检测到的输出。 数据解码器电路可操作以将数据解码算法应用于从检测到的输出导出的数据集，以产生解码输出。 功率使用控制电路可操作以强制对数据检测器电路和数据解码器电路输入的数据施加的定义数量的全局迭代，而与数据解码算法的收敛无关。

公开(公告)号：US20130111250A1

公开(公告)日：2013-05-02

申请号：US13284684

申请日：2011-10-28

申请人： Shaohua Yang ,  Zongwang Li ,  Fan Zhang ,  Yang Han ,  Chung-Li Wang

发明人： Shaohua Yang ,  Zongwang Li ,  Fan Zhang ,  Yang Han ,  Chung-Li Wang

IPC分类号： G06F11/30

CPC分类号： G06F11/3062 ,  G06F1/30

摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes: a data detector circuit, a data decoder circuit, and a power usage control circuit. The data detector circuit is operable to apply a data detection algorithm to a data input to yield a detected output. The data decoder circuit is operable to apply a data decode algorithm to a data set derived from the detected output to yield a decoded output. The power usage control circuit is operable to force a defined number of global iterations applied to the data input by the data detector circuit and the data decoder circuit regardless of convergence of the data decode algorithm.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，公开了一种数据处理电路，其包括：数据检测器电路，数据解码器电路和电力使用控制电路。 数据检测器电路可操作以将数据检测算法应用于数据输入以产生检测到的输出。 数据解码器电路可操作以将数据解码算法应用于从检测到的输出导出的数据集，以产生解码输出。 功率使用控制电路可操作以强制对数据检测器电路和数据解码器电路输入的数据施加的定义数量的全局迭代，而与数据解码算法的收敛无关。

公开(公告)号：US08661324B2

公开(公告)日：2014-02-25

申请号：US13227538

申请日：2011-09-08

申请人： Shaohua Yang ,  Weijun Tan ,  Zongwang Li ,  Fan Zhang ,  Yang Han ,  Chung-Li Wang ,  Wu Chang

发明人： Shaohua Yang ,  Weijun Tan ,  Zongwang Li ,  Fan Zhang ,  Yang Han ,  Chung-Li Wang ,  Wu Chang

IPC分类号： H03M13/00

CPC分类号： H03M13/1102 ,  G11B20/10379 ,  G11B27/36 ,  G11B2220/2516 ,  H03M13/1111 ,  H03M13/3983 ,  H03M13/45 ,  H03M13/6569

摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes a data detector circuit, a biasing circuit, and a data decoder circuit. The data detector circuit is operable to apply a data detection algorithm to a series of symbols to yield a detected output, and the detected output includes a series of soft decision data corresponding to non-binary symbols. The biasing circuit is operable apply a bias to each of the series of soft decision data to yield a series of biased soft decision data. The data decoder circuit is operable to apply a data decoding algorithm to the series of biased soft decision data corresponding to the non-binary symbols.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，公开了包括数据检测器电路，偏置电路和数据解码器电路的数据处理电路。 数据检测器电路可操作以将数据检测算法应用于一系列符号以产生检测到的输出，并且所检测的输出包括与非二进制符号对应的一系列软判决数据。 偏置电路可操作地将偏置应用于该系列软判决数据中的每一个，以产生一系列偏置的软判决数据。 数据解码器电路可操作以将数据解码算法应用于对应于非二进制符号的一系列偏置软判决数据。

公开(公告)号：US20130067297A1

公开(公告)日：2013-03-14

申请号：US13227538

申请日：2011-09-08

申请人： Shaohua Yang ,  Weijun Tan ,  Zongwang Li ,  Fan Zhang ,  Yang Han ,  Chung-Li Wang ,  Wu Chang

发明人： Shaohua Yang ,  Weijun Tan ,  Zongwang Li ,  Fan Zhang ,  Yang Han ,  Chung-Li Wang ,  Wu Chang

IPC分类号： H03M13/45 ,  G06F11/10

CPC分类号： H03M13/1102 ,  G11B20/10379 ,  G11B27/36 ,  G11B2220/2516 ,  H03M13/1111 ,  H03M13/3983 ,  H03M13/45 ,  H03M13/6569

摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes a data detector circuit, a biasing circuit, and a data decoder circuit. The data detector circuit is operable to apply a data detection algorithm to a series of symbols to yield a detected output, and the detected output includes a series of soft decision data corresponding to non-binary symbols. The biasing circuit is operable apply a bias to each of the series of soft decision data to yield a series of biased soft decision data. The data decoder circuit is operable to apply a data decoding algorithm to the series of biased soft decision data corresponding to the non-binary symbols.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，公开了包括数据检测器电路，偏置电路和数据解码器电路的数据处理电路。 数据检测器电路可操作以将数据检测算法应用于一系列符号以产生检测到的输出，并且所检测的输出包括与非二进制符号对应的一系列软判决数据。 偏置电路可操作地将偏置应用于该系列软判决数据中的每一个，以产生一系列偏置的软判决数据。 数据解码器电路可操作以将数据解码算法应用于对应于非二进制符号的一系列偏置软判决数据。

公开(公告)号：US20140053037A1

公开(公告)日：2014-02-20

申请号：US13588648

申请日：2012-08-17

申请人： Chung-Li Wang ,  Shaohua Yang ,  Zongwang Li ,  Fan Zhang

发明人： Chung-Li Wang ,  Shaohua Yang ,  Zongwang Li ,  Fan Zhang

IPC分类号： H03M13/13 ,  G11B20/22

CPC分类号： H03M13/13 ,  G11B20/1833 ,  G11B20/22 ,  G11B2020/185 ,  H03M13/1117 ,  H03M13/116 ,  H03M13/1171 ,  H03M13/2957 ,  H03M13/6325 ,  H03M13/6343 ,  H03M13/6583 ,  H03M13/6591

摘要： Various embodiments of the present invention are related to methods and apparatuses for decoding data, and more particularly to methods and apparatuses for multi-level layered LDPC decoding with out-of-order processing.

摘要翻译： 本发明的各种实施例涉及用于解码数据的方法和装置，更具体地涉及用于具有无序处理的多级分层LDPC解码的方法和装置。

公开(公告)号：US09015547B2

公开(公告)日：2015-04-21

申请号：US13588648

申请日：2012-08-17

申请人： Chung-Li Wang ,  Shaohua Yang ,  Zongwang Li ,  Fan Zhang

发明人： Chung-Li Wang ,  Shaohua Yang ,  Zongwang Li ,  Fan Zhang

IPC分类号： H03M13/00 ,  H03M13/13 ,  G11B20/22 ,  H03M13/11 ,  G11B20/18 ,  H03M13/29

CPC分类号： H03M13/13 ,  G11B20/1833 ,  G11B20/22 ,  G11B2020/185 ,  H03M13/1117 ,  H03M13/116 ,  H03M13/1171 ,  H03M13/2957 ,  H03M13/6325 ,  H03M13/6343 ,  H03M13/6583 ,  H03M13/6591

摘要： An apparatus for low density parity check decoding includes a variable node processor operable to generate variable node to check node messages and to calculate perceived values based on check node to variable node messages, a check node processor operable to generate the check node to variable node messages and to calculate checksums based on the variable node to check node messages, and a scheduler operable to determine a layer processing order for the variable node processor and the check node processor based at least in part on the number of unsatisfied parity checks for each of the H matrix layers.

摘要翻译： 一种用于低密度奇偶校验解码的装置，包括：可变节点处理器，用于生成可变节点以检查节点消息，并且基于对可变节点消息的校验节点来计算感知值;校验节点处理器，用于将校验节点生成到可变节点消息 以及基于所述变量节点来计算校验和以检查节点消息，以及调度器，其可操作以至少部分地基于所述可变节点处理器和所述校验节点处理器的每个的不满足奇偶校验的数量来确定所述变量节点处理器和所述校验节点处理器的层处理顺序 H矩阵层。

公开(公告)号：US20120331363A1

公开(公告)日：2012-12-27

申请号：US13167771

申请日：2011-06-24

申请人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

发明人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

IPC分类号： G06F11/07

CPC分类号： H03M13/1171 ,  H03M13/27 ,  H03M13/3723 ,  H03M13/612

摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes a data detecting circuit having: a first vector translation circuit, a second vector translation circuit, and a data detector core circuit. The data detecting circuit is operable to receive an input data set and at least one input vector in a first format. The at least one input vector corresponds to a portion of the input data set. The first vector translation circuit is operable to translate the at least one vector to a second format. The data detector core circuit is operable to apply a data detection algorithm to the input data set and the at least one vector in the second format to yield a detected output. The second vector translation circuit operable to translate a derivative of the detected output to the first format to yield an output vector.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，公开了一种数据处理电路，其包括具有第一向量转换电路，第二向量转换电路和数据检测器核心电路的数据检测电路。 数据检测电路可操作以接收第一格式的输入数据集和至少一个输入向量。 至少一个输入向量对应于输入数据集的一部分。 第一向量翻译电路可操作以将至少一个向量转换为第二格式。 数据检测器核心电路可操作以将数据检测算法应用于输入数据集和第二格式的至少一个向量以产生检测到的输出。 第二向量转换电路可操作以将检测到的输出的导数转换为第一格式以产生输出向量。

公开(公告)号：US08947804B2

公开(公告)日：2015-02-03

申请号：US13316758

申请日：2011-12-12

申请人： Zongwang Li ,  Chung-Li Wang ,  Shaohua Yang ,  Changyou Xu ,  Lei Chen ,  Yang Han

发明人： Zongwang Li ,  Chung-Li Wang ,  Shaohua Yang ,  Changyou Xu ,  Lei Chen ,  Yang Han

IPC分类号： G11B5/02 ,  H03M13/11

CPC分类号： G11B5/02 ,  H03M13/1171

摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a data processing system is disclosed that includes a combination data decoder circuit. The combination data decoder circuit includes: a non-binary data decoder circuit and a binary data decoder circuit.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 例如，公开了一种包括组合数据解码器电路的数据处理系统。 组合数据解码器电路包括：非二进制数据解码器电路和二进制数据解码器电路。

公开(公告)号：US08560929B2

公开(公告)日：2013-10-15

申请号：US13167764

申请日：2011-06-24

申请人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

发明人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

IPC分类号： H03M13/00

CPC分类号： H04L1/0047 ,  H03M13/1171 ,  H03M13/134 ,  H03M13/255

摘要： Various embodiments of the present invention provide systems and methods for data processing. A data processing circuit is disclosed that includes: a data detector circuit, a first symbol constrained arrangement circuit, and a second symbol constrained arrangement circuit. The data detector circuit is operable to apply a data detection algorithm to a combination of a first input data set and a decoded data set to yield a detected output that includes a number of non-binary symbols. The first symbol constrained arrangement circuit is operable to receive the detected output and to re-arrange the detected output in accordance with a first arrangement algorithm to yield a re-arranged output. The bits for at least one non-binary symbol from the detected output are maintained together in the re-arranged output. The second symbol constrained arrangement circuit is operable to receive a second input data set and to re-arrange the second data input in accordance with a second arrangement algorithm to yield the decoded data set. The bits for at least one non-binary symbol from the second input data set are maintained together in the decoded data set output.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 公开了一种数据处理电路，其包括：数据检测器电路，第一符号约束布置电路和第二符号约束布置电路。 数据检测器电路可操作以将数据检测算法应用于第一输入数据集合和解码数据集合的组合，以产生包括多个非二进制符号的检测输出。 第一符号约束布置电路可操作以接收检测到的输出并根据第一布置算法重新布置检测的输出以产生重新排列的输出。 来自检测到的输出的至少一个非二进制符号的位在重新布置的输出中保持在一起。 第二符号约束布置电路可操作以接收第二输入数据集并且根据第二布置算法重排第二数据输入以产生解码数据集。 用于来自第二输入数据集的至少一个非二进制符号的位在解码数据集输出中一起保持。

公开(公告)号：US20120331370A1

公开(公告)日：2012-12-27

申请号：US13167764

申请日：2011-06-24

申请人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

发明人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

IPC分类号： G06F11/08

CPC分类号： H04L1/0047 ,  H03M13/1171 ,  H03M13/134 ,  H03M13/255

摘要： Various embodiments of the present invention provide systems and methods for data processing. A data processing circuit is disclosed that includes: a data detector circuit, a first symbol constrained arrangement circuit, and a second symbol constrained arrangement circuit. The data detector circuit is operable to apply a data detection algorithm to a combination of a first input data set and a decoded data set to yield a detected output that includes a number of non-binary symbols. The first symbol constrained arrangement circuit is operable to receive the detected output and to re-arrange the detected output in accordance with a first arrangement algorithm to yield a re-arranged output. The bits for at least one non-binary symbol from the detected output are maintained together in the re-arranged output. The second symbol constrained arrangement circuit is operable to receive a second input data set and to re-arrange the second data input in accordance with a second arrangement algorithm to yield the decoded data set. The bits for at least one non-binary symbol from the second input data set are maintained together in the decoded data set output.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 公开了一种数据处理电路，其包括：数据检测器电路，第一符号约束布置电路和第二符号约束布置电路。 数据检测器电路可操作以将数据检测算法应用于第一输入数据集合和解码数据集合的组合，以产生包括多个非二进制符号的检测输出。 第一符号约束布置电路可操作以接收检测到的输出并根据第一布置算法重新布置检测的输出以产生重新排列的输出。 来自检测到的输出的至少一个非二进制符号的位在重新布置的输出中保持在一起。 第二符号约束排列电路可操作以接收第二输入数据集并且根据第二布置算法重新布置第二数据输入以产生解码的数据集。 用于来自第二输入数据集的至少一个非二进制符号的位在解码数据集输出中一起保持。