利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

74 条记录 (耗时 0.041 秒)

    Area efficient fractureable logic elements
    1.
    发明授权
    Area efficient fractureable logic elements 有权
    区域有效的可断裂逻辑元件

    公开(公告)号：US07330052B2

    公开(公告)日：2008-02-12

    申请号：US11234538

    申请日：2005-09-22

    申请人： Sinan Kaptanoglu ,  Bruce B. Pedersen ,  James G. Schleicher ,  Jinyong Yuan ,  Michael D. Hutton ,  David Lewis

    发明人： Sinan Kaptanoglu ,  Bruce B. Pedersen ,  James G. Schleicher ,  Jinyong Yuan ,  Michael D. Hutton ,  David Lewis

    IPC分类号： G06F7/38 ,  H03K19/177

    CPC分类号： H03K19/1737

    摘要： A fracturable logic element includes a first, second, third, and fourth two-input lookup tables (2-LUTs). Each 2-LUT includes four memory elements. Each memory element is configured to hold one data bit. The fracturable logic element also includes a set of six inputs and a control circuit configured to operate in a first mode and a second mode. When the control circuit operates in the first mode, a first combinatorial output is generated using four of the set of six inputs and the first, second, third, and fourth 2-LUTs. When the control circuit operates in the second mode, a second combinatorial output is generated using a first subset of three of the set of six inputs and the first and second 2-LUTs. Additionally, when the control circuit operates in the second mode, a third combinatorial output is generated using a second subset of three of the set of six inputs and the third and fourth 2-LUTs, the first and second subsets being non-intersecting subsets of the set of six inputs.

    摘要翻译： 可分解逻辑元件包括第一，第二，第三和第四双输入查找表（2-LUT）。 每个2-LUT包括四个存储元件。 每个存储器元件被配置为保持一个数据位。 可分解逻辑元件还包括一组六个输入和被配置为在第一模式和第二模式下操作的控制电路。 当控制电路在第一模式下工作时，使用六个输入和第一，第二，第三和第四2-LUT中的四个产生第一组合输出。 当控制电路在第二模式下操作时，使用六组输入和第一和第二2-LUT组中的三个的第一子集来生成第二组合输出。 另外，当控制电路在第二模式下工作时，使用六组输入和第三和第四2-LUT组中的三个的第二子集来产生第三组合输出，第一和第二子集是不相交的子集 一组六个输入。

    Area efficient fractureable logic elements
    2.
    发明申请
    Area efficient fractureable logic elements 有权
    区域有效的可断裂逻辑元件

    公开(公告)号：US20070063732A1

    公开(公告)日：2007-03-22

    申请号：US11234538

    申请日：2005-09-22

    申请人： Sinan Kaptanoglu ,  Bruce Pedersen ,  James Schleicher ,  Jinyong Yuan ,  Michael Hutton ,  David Lewis

    发明人： Sinan Kaptanoglu ,  Bruce Pedersen ,  James Schleicher ,  Jinyong Yuan ,  Michael Hutton ,  David Lewis

    IPC分类号： H03K19/177

    CPC分类号： H03K19/1737

    摘要： A fracturable logic element includes a first, second, third, and fourth two-input lookup tables (2-LUTs). Each 2-LUT includes four memory elements. Each memory element is configured to hold one data bit. The fracturable logic element also includes a set of six inputs and a control circuit configured to operate in a first mode and a second mode. When the control circuit operates in the first mode, a first combinatorial output is generated using four of the set of six inputs and the first, second, third, and fourth 2-LUTs. When the control circuit operates in the second mode, a second combinatorial output is generated using a first subset of three of the set of six inputs and the first and second 2-LUTS. Additionally, when the control circuit operates in the second mode, a third combinatorial output is generated using a second subset of three of the set of six inputs and the third and fourth 2-LUTs, the first and second subsets being non-intersecting subsets of the set of six inputs.

    摘要翻译： 可分解逻辑元件包括第一，第二，第三和第四双输入查找表（2-LUT）。 每个2-LUT包括四个存储元件。 每个存储器元件被配置为保持一个数据位。 可分解逻辑元件还包括一组六个输入和被配置为在第一模式和第二模式下操作的控制电路。 当控制电路在第一模式下工作时，使用六个输入和第一，第二，第三和第四2-LUT中的四个产生第一组合输出。 当控制电路在第二模式下操作时，使用该组六个输入和第一和第二2-LUTS中的三个的第一子集来生成第二组合输出。 另外，当控制电路在第二模式下工作时，使用六组输入和第三和第四2-LUT组中的三个的第二子集来产生第三组合输出，第一和第二子集是不相交的子集 一组六个输入。

    Organizations of logic modules in programmable logic devices
    3.
    发明授权
    Organizations of logic modules in programmable logic devices 有权
    可编程逻辑器件中逻辑模块的组织

    公开(公告)号：US07176718B1

    公开(公告)日：2007-02-13

    申请号：US11040457

    申请日：2005-01-21

    申请人： Michael D Hutton ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  David Lewis ,  Tim Vanderhoek

    发明人： Michael D Hutton ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  David Lewis ,  Tim Vanderhoek

    IPC分类号： H03K19/177

    CPC分类号： H03K19/17736 ,  H03K19/17728

    摘要： A programmable logic element grouping for use in multiple instances on a programmable logic device includes more than the traditional number of logic elements sharing secondary signal (e.g., clock, clock enable, clear, etc.) selection circuitry. The logic elements in such a grouping are divided into at least two subgroups. Programmable interconnection circuitry is provided for selectively applying signals from outside the grouping and signals fed back from the logic elements in the grouping to primary inputs of the logic elements in the grouping. The programmable interconnection circuitry limits possible application of at least some of these signals to one or the other of the subgroups, and/or provides for possible application of at least some of these signals to a greater percentage of the primary inputs to one of the subgroups than to the other.

    摘要翻译： 在可编程逻辑器件上的多个实例中使用的可编程逻辑元件组合包括多于共享次级信号（例如，时钟，时钟使能，清零等）选择电路的传统数量的逻辑元件。 这种分组中的逻辑元素被划分为至少两个子组。 提供了可编程互连电路，用于选择性地将分组外的信号和分组中的逻辑元件反馈的信号分组中的逻辑元件的主要输入。 可编程互连电路将这些信号中的至少一些信号的可能应用限制到子组中的一个或另一个，并且/或提供这些信号中的至少一些信号到其中一个子组的较大百分比的主要输入的可能应用 比对方。

    Organizations of logic modules in programmable logic devices
    4.
    发明授权
    Organizations of logic modules in programmable logic devices 有权
    可编程逻辑器件中逻辑模块的组织

    公开(公告)号：US07368944B1

    公开(公告)日：2008-05-06

    申请号：US11649748

    申请日：2007-01-03

    申请人： Michael D. Hutton ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  David Lewis ,  Tim Vanderhoek

    发明人： Michael D. Hutton ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  David Lewis ,  Tim Vanderhoek

    IPC分类号： H03K19/177

    CPC分类号： H03K19/17736 ,  H03K19/17728

    摘要： A programmable logic element grouping for use in multiple instances on a programmable logic device includes more than the traditional number of logic elements sharing secondary signal (e.g., clock, clock enable, clear, etc.) selection circuitry. The logic elements in such a grouping are divided into at least two subgroups. Programmable interconnection circuitry is provided for selectively applying signals from outside the grouping and signals fed back from the logic elements in the grouping to primary inputs of the logic elements in the grouping. The programmable interconnection circuitry limits possible application of at least some of these signals to one or the other of the subgroups, and/or provides for possible application of at least some of these signals to a greater percentage of the primary inputs to one of the subgroups than to the other.

    摘要翻译： 在可编程逻辑器件上的多个实例中使用的可编程逻辑元件组合包括多于共享次级信号（例如，时钟，时钟使能，清零等）选择电路的传统数量的逻辑元件。 这种分组中的逻辑元素被划分为至少两个子组。 提供了可编程互连电路，用于选择性地将分组外的信号和分组中的逻辑元件反馈的信号分组中的逻辑元件的主要输入。 可编程互连电路将这些信号中的至少一些信号的可能应用限制到子组中的一个或另一个，并且/或提供这些信号中的至少一些信号到其中一个子组的较大百分比的主要输入的可能应用 比对方。

    Programmable logic devices with bidirect ional cascades
    6.
    发明授权
    Programmable logic devices with bidirect ional cascades 有权
    具有直接级联的可编程逻辑器件

    公开(公告)号：US06747480B1

    公开(公告)日：2004-06-08

    申请号：US10195209

    申请日：2002-07-12

    申请人： Sinan Kaptanoglu ,  Michael D. Hutton ,  James Schleicher

    发明人： Sinan Kaptanoglu ,  Michael D. Hutton ,  James Schleicher

    IPC分类号： H03K19177

    CPC分类号： H03K19/17748 ,  H03K19/1737 ,  H03K19/17736

    摘要： A programmable logic integrated circuit device has a plurality of regions of programmable logic disposed on the device in a plurality of intersecting rows and columns of such regions. The regions of logic may include logic subregions that each have a look-up table. Interconnection resources (e.g., inter-region and intra-region interconnection conductors, signal buffers and drivers, programmable connectors, etc.) are provided on the device for making programmable interconnections between the look-up tables. Programmable bidirectional cascade circuitry that is distinct from the interconnections may be used to make connections directly from the output of one look-up table to another without using the interconnection resources. The programmable cascade circuitry may be programmed so that multiple look-up tables are interconnected to form sequential cascade chains or cascade trees.

    摘要翻译： 可编程逻辑集成电路器件具有多个可编程逻辑区域，该多个可编程逻辑区域设置在该区域的多个相交行和列中的该器件上。 逻辑区域可以包括各自具有查找表的逻辑子区域。 在设备上提供互连资源（例如，区域间和区域内互连导体，信号缓冲器和驱动器，可编程连接器等），用于在查找表之间进行可编程互连。 与互连不同的可编程双向级联电路可用于使连接从一个查找表的输出直接连接到另一个查找表，而不使用互连资源。 可编程级联电路可以被编程，使得多个查找表互连以形成顺序级联链或级联树。

    Fracturable incomplete look up table area efficient logic elements
    7.
    发明授权
    Fracturable incomplete look up table area efficient logic elements 失效
    不可靠的查找表区域有效的逻辑元素

    公开(公告)号：US07030650B1

    公开(公告)日：2006-04-18

    申请号：US10985574

    申请日：2004-11-10

    申请人： Sinan Kaptanoglu ,  David Lewis ,  Bruce Pedersen

    发明人： Sinan Kaptanoglu ,  David Lewis ,  Bruce Pedersen

    IPC分类号： H03K19/177

    CPC分类号： H03K19/17748 ,  H03K19/17728

    摘要： Disclosed is a configurable logic circuit that includes at least 6 inputs and at least two outputs. The configurable logic element can carry out only a subset of all 6-input logic functions and, thus, requires a substantially smaller silicon area than a 6-LUT that can perform all 6-input logic functions. Also, the configurable logic circuit can be configured such that a first subset of the inputs drive one of the outputs and a second subset of the inputs drive another output.

    摘要翻译： 公开了一种可配置逻辑电路，其包括至少6个输入和至少两个输出。 可配置逻辑元件只能执行所有6输入逻辑功能的一个子集，因此需要比可执行所有6输入逻辑功能的6-LUT更小的硅面积。 而且，可配置逻辑电路可被配置为使得输入的第一子集驱动输出之一，并且输入的第二子集驱动另一输出。

    Arithmetic structures for programmable logic devices
    9.
    发明授权
    Arithmetic structures for programmable logic devices 有权
    可编程逻辑器件的算术结构

    公开(公告)号：US07185035B1

    公开(公告)日：2007-02-27

    申请号：US10693576

    申请日：2003-10-23

    申请人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu

    发明人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu

    IPC分类号： G06F7/38

    CPC分类号： G06F7/501 ,  G06F2207/4816

    摘要： According to some embodiments, arithmetic structures in logic elements result from combining inverters and pass gates (or other multiplexing hardware) with LUT hardware. According to other embodiments, arithmetic structures in logic elements result from combining dedicated adder hardware (e.g., including XOR units) and fracturable LUT hardware. According to other embodiments, arithmetic structures in logic elements result from providing complementary input connections between multiplexers and LUT hardware. In this way, the present invention enables the incorporation of arithmetic structures with LUT structures in a number of ways.

    摘要翻译： 根据一些实施例，逻辑元件中的算术结构源于将反相器和传递门（或其他多路复用硬件）与LUT硬件组合。 根据其他实施例，逻辑元件中的算术结构源于组合专用加法器硬件（例如，包括XOR单元）和可分解LUT硬件。 根据其他实施例，逻辑元件中的算术结构源于在多路复用器和LUT硬件之间提供互补的输入连接。 以这种方式，本发明能够以多种方式结合具有LUT结构的算术结构。

    Fracturable lookup table and logic element
    10.
    发明申请
    Fracturable lookup table and logic element 有权
    可破坏的查找表和逻辑元素

    公开(公告)号：US20060017460A1

    公开(公告)日：2006-01-26

    申请号：US11189549

    申请日：2005-07-25

    申请人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Andy Lee

    发明人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Andy Lee

    IPC分类号： H03K19/177

    CPC分类号： H03K19/17728 ,  H03K19/1737

    摘要： A logic element includes memory elements, multiplexers, and controls. The multiplexers are arranged in levels including a highest level of multiplexers with inputs connected to the memory elements and outputs connected to inputs of a next-to-highest level of multiplexers and a first level of multiplexers with inputs connected to outputs of a second level of multiplexers and at least one output. The controls are connected to the multiplexers. In a first operational mode the controls determine a first-mode output at the at least one output of the first level of multiplexers, and in a second operational mode the controls determine a plurality of second-mode outputs at selected outputs of multiplexers not at the first level of multiplexers.

    摘要翻译： 逻辑元件包括存储器元件，多路复用器和控制器。 多路复用器被布置在包括最高级别的多路复用器的级别中，其中连接到存储器元件的输入端和连接到下一级到最高级复用器的输出的输出端和第一级多路复用器，其输入端连接到第二级 多路复用器和至少一个输出。 控制器连接到多路复用器。 在第一操作模式中，所述控制确定所述第一级多路复用器的所述至少一个输出处的第一模式输出，并且在第二操作模式中，所述控制确定多路复用器的选定输出处的多个第二模式输出， 第一级多路复用器。