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    Area efficient fractureable logic elements
    1.
    发明申请
    Area efficient fractureable logic elements 有权
    区域有效的可断裂逻辑元件

    公开(公告)号：US20070063732A1

    公开(公告)日：2007-03-22

    申请号：US11234538

    申请日：2005-09-22

    申请人： Sinan Kaptanoglu ,  Bruce Pedersen ,  James Schleicher ,  Jinyong Yuan ,  Michael Hutton ,  David Lewis

    发明人： Sinan Kaptanoglu ,  Bruce Pedersen ,  James Schleicher ,  Jinyong Yuan ,  Michael Hutton ,  David Lewis

    IPC分类号： H03K19/177

    CPC分类号： H03K19/1737

    摘要： A fracturable logic element includes a first, second, third, and fourth two-input lookup tables (2-LUTs). Each 2-LUT includes four memory elements. Each memory element is configured to hold one data bit. The fracturable logic element also includes a set of six inputs and a control circuit configured to operate in a first mode and a second mode. When the control circuit operates in the first mode, a first combinatorial output is generated using four of the set of six inputs and the first, second, third, and fourth 2-LUTs. When the control circuit operates in the second mode, a second combinatorial output is generated using a first subset of three of the set of six inputs and the first and second 2-LUTS. Additionally, when the control circuit operates in the second mode, a third combinatorial output is generated using a second subset of three of the set of six inputs and the third and fourth 2-LUTs, the first and second subsets being non-intersecting subsets of the set of six inputs.

    摘要翻译： 可分解逻辑元件包括第一，第二，第三和第四双输入查找表（2-LUT）。 每个2-LUT包括四个存储元件。 每个存储器元件被配置为保持一个数据位。 可分解逻辑元件还包括一组六个输入和被配置为在第一模式和第二模式下操作的控制电路。 当控制电路在第一模式下工作时，使用六个输入和第一，第二，第三和第四2-LUT中的四个产生第一组合输出。 当控制电路在第二模式下操作时，使用该组六个输入和第一和第二2-LUTS中的三个的第一子集来生成第二组合输出。 另外，当控制电路在第二模式下工作时，使用六组输入和第三和第四2-LUT组中的三个的第二子集来产生第三组合输出，第一和第二子集是不相交的子集 一组六个输入。

    Area efficient fractureable logic elements
    8.
    发明授权
    Area efficient fractureable logic elements 有权
    区域有效的可断裂逻辑元件

    公开(公告)号：US07330052B2

    公开(公告)日：2008-02-12

    申请号：US11234538

    申请日：2005-09-22

    申请人： Sinan Kaptanoglu ,  Bruce B. Pedersen ,  James G. Schleicher ,  Jinyong Yuan ,  Michael D. Hutton ,  David Lewis

    发明人： Sinan Kaptanoglu ,  Bruce B. Pedersen ,  James G. Schleicher ,  Jinyong Yuan ,  Michael D. Hutton ,  David Lewis

    IPC分类号： G06F7/38 ,  H03K19/177

    CPC分类号： H03K19/1737

    摘要： A fracturable logic element includes a first, second, third, and fourth two-input lookup tables (2-LUTs). Each 2-LUT includes four memory elements. Each memory element is configured to hold one data bit. The fracturable logic element also includes a set of six inputs and a control circuit configured to operate in a first mode and a second mode. When the control circuit operates in the first mode, a first combinatorial output is generated using four of the set of six inputs and the first, second, third, and fourth 2-LUTs. When the control circuit operates in the second mode, a second combinatorial output is generated using a first subset of three of the set of six inputs and the first and second 2-LUTs. Additionally, when the control circuit operates in the second mode, a third combinatorial output is generated using a second subset of three of the set of six inputs and the third and fourth 2-LUTs, the first and second subsets being non-intersecting subsets of the set of six inputs.

    摘要翻译： 可分解逻辑元件包括第一，第二，第三和第四双输入查找表（2-LUT）。 每个2-LUT包括四个存储元件。 每个存储器元件被配置为保持一个数据位。 可分解逻辑元件还包括一组六个输入和被配置为在第一模式和第二模式下操作的控制电路。 当控制电路在第一模式下工作时，使用六个输入和第一，第二，第三和第四2-LUT中的四个产生第一组合输出。 当控制电路在第二模式下操作时，使用六组输入和第一和第二2-LUT组中的三个的第一子集来生成第二组合输出。 另外，当控制电路在第二模式下工作时，使用六组输入和第三和第四2-LUT组中的三个的第二子集来产生第三组合输出，第一和第二子集是不相交的子集 一组六个输入。

    Fracturable incomplete look up table area efficient logic elements
    9.
    发明授权
    Fracturable incomplete look up table area efficient logic elements 失效
    不可靠的查找表区域有效的逻辑元素

    公开(公告)号：US07030650B1

    公开(公告)日：2006-04-18

    申请号：US10985574

    申请日：2004-11-10

    申请人： Sinan Kaptanoglu ,  David Lewis ,  Bruce Pedersen

    发明人： Sinan Kaptanoglu ,  David Lewis ,  Bruce Pedersen

    IPC分类号： H03K19/177

    CPC分类号： H03K19/17748 ,  H03K19/17728

    摘要： Disclosed is a configurable logic circuit that includes at least 6 inputs and at least two outputs. The configurable logic element can carry out only a subset of all 6-input logic functions and, thus, requires a substantially smaller silicon area than a 6-LUT that can perform all 6-input logic functions. Also, the configurable logic circuit can be configured such that a first subset of the inputs drive one of the outputs and a second subset of the inputs drive another output.

    摘要翻译： 公开了一种可配置逻辑电路，其包括至少6个输入和至少两个输出。 可配置逻辑元件只能执行所有6输入逻辑功能的一个子集，因此需要比可执行所有6输入逻辑功能的6-LUT更小的硅面积。 而且，可配置逻辑电路可被配置为使得输入的第一子集驱动输出之一，并且输入的第二子集驱动另一输出。

    Arithmetic structures for programmable logic devices
    10.
    发明授权
    Arithmetic structures for programmable logic devices 有权
    可编程逻辑器件的算术结构

    公开(公告)号：US07185035B1

    公开(公告)日：2007-02-27

    申请号：US10693576

    申请日：2003-10-23

    申请人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu

    发明人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu

    IPC分类号： G06F7/38

    CPC分类号： G06F7/501 ,  G06F2207/4816

    摘要： According to some embodiments, arithmetic structures in logic elements result from combining inverters and pass gates (or other multiplexing hardware) with LUT hardware. According to other embodiments, arithmetic structures in logic elements result from combining dedicated adder hardware (e.g., including XOR units) and fracturable LUT hardware. According to other embodiments, arithmetic structures in logic elements result from providing complementary input connections between multiplexers and LUT hardware. In this way, the present invention enables the incorporation of arithmetic structures with LUT structures in a number of ways.

    摘要翻译： 根据一些实施例，逻辑元件中的算术结构源于将反相器和传递门（或其他多路复用硬件）与LUT硬件组合。 根据其他实施例，逻辑元件中的算术结构源于组合专用加法器硬件（例如，包括XOR单元）和可分解LUT硬件。 根据其他实施例，逻辑元件中的算术结构源于在多路复用器和LUT硬件之间提供互补的输入连接。 以这种方式，本发明能够以多种方式结合具有LUT结构的算术结构。