公开(公告)号：US20080278252A1

公开(公告)日：2008-11-13

申请号：US12171281

申请日：2008-07-10

申请人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

发明人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

IPC分类号： H03L1/00

CPC分类号： H03L7/099

摘要： A calibration circuit (20, 50) and method (60) for calibrating the bias current of a VCO (10, 40) to minimize phase noise. The calibration circuit (20, 50) monitors the average voltage at the common-mode node of the VCO (10, 40) while varying the bias current over a predetermined range. The calibration circuit (20, 50) identifies the bias current associated with the minimum average common-mode voltage and utilizes this bias current for calibrating the biasing transistor of the VCO (10, 40).

摘要翻译： 一种用于校准VCO（10,40）的偏置电流以最小化相位噪声的校准电路（20,50）和方法（60）。 校准电路（20,50）在偏置电流超过预定范围的同时监视VCO（10,40）的共模节点处的平均电压。 校准电路（20,50）识别与最小平均共模电压相关联的偏置电流，并利用该偏置电流来校准VCO（10,40）的偏置晶体管。

公开(公告)号：US07415369B1

公开(公告)日：2008-08-19

申请号：US11801185

申请日：2007-05-08

申请人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

发明人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

IPC分类号： G06F19/00

CPC分类号： H03L7/099

摘要： A calibration circuit (20, 50) and method (60) for calibrating the bias current of a VCO (10, 40) to minimize phase noise. The calibration circuit (20, 50) monitors the average voltage at the common-mode node of the VCO (10, 40) while varying the bias current over a predetermined range. The calibration circuit (20, 50) identifies the bias current associated with the minimum average common-mode voltage and utilizes this bias current for calibrating the biasing transistor of the VCO (10, 40).

摘要翻译： 一种用于校准VCO（10,40）的偏置电流以最小化相位噪声的校准电路（20,50）和方法（60）。 校准电路（20,50）在偏置电流超过预定范围的同时监视VCO（10,40）的共模节点处的平均电压。 校准电路（20,50）识别与最小平均共模电压相关联的偏置电流，并利用该偏置电流来校准VCO（10,40）的偏置晶体管。

公开(公告)号：US07728679B2

公开(公告)日：2010-06-01

申请号：US12171277

申请日：2008-07-10

申请人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

发明人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

IPC分类号： H03L1/00

CPC分类号： H03L7/099

摘要： A calibration circuit (20, 50) and method (60) for calibrating the bias current of a VCO (10, 40) to minimize phase noise. The calibration circuit (20, 50) monitors the average voltage at the common-mode node of the VCO (10, 40) while varying the bias current over a predetermined range. The calibration circuit (20, 50) identifies the bias current associated with the minimum average common-mode voltage and utilizes this bias current for calibrating the biasing transistor of the VCO (10, 40).

摘要翻译： 一种用于校准VCO（10,40）的偏置电流以最小化相位噪声的校准电路（20,50）和方法（60）。 校准电路（20,50）在偏置电流超过预定范围的同时监视VCO（10,40）的共模节点处的平均电压。 校准电路（20,50）识别与最小平均共模电压相关联的偏置电流，并利用该偏置电流来校准VCO（10,40）的偏置晶体管。

公开(公告)号：US20080278247A1

公开(公告)日：2008-11-13

申请号：US12171277

申请日：2008-07-10

申请人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

发明人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

IPC分类号： H03B1/04

CPC分类号： H03L7/099

摘要： A calibration circuit (20, 50) and method (60) for calibrating the bias current of a VCO (10, 40) to minimize phase noise. The calibration circuit (20, 50) monitors the average voltage at the common-mode node of the VCO (10, 40) while varying the bias current over a predetermined range. The calibration circuit (20, 50) identifies the bias current associated with the minimum average common-mode voltage and utilizes this bias current for calibrating the biasing transistor of the VCO (10, 40).

公开(公告)号：US07603244B2

公开(公告)日：2009-10-13

申请号：US12171281

申请日：2008-07-10

申请人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

发明人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

IPC分类号： G06F19/00

CPC分类号： H03L7/099

摘要： A calibration circuit (20, 50) and method (60) for calibrating the bias current of a VCO (10, 40) to minimize phase noise. The calibration circuit (20, 50) monitors the average voltage at the common-mode node of the VCO (10, 40) while varying the bias current over a predetermined range. The calibration circuit (20, 50) identifies the bias current associated with the minimum average common-mode voltage and utilizes this bias current for calibrating the biasing transistor of the VCO (10, 40).

摘要翻译： 一种用于校准VCO（10,40）的偏置电流以使相位噪声最小化的校准电路（20,50）和方法（60）。 校准电路（20,50）在偏置电流超过预定范围的同时监视VCO（10,40）的共模节点处的平均电压。 校准电路（20,50）识别与最小平均共模电压相关联的偏置电流，并利用该偏置电流来校准VCO（10,40）的偏置晶体管。

公开(公告)号：US07532077B2

公开(公告)日：2009-05-12

申请号：US11801199

申请日：2007-05-08

申请人： Stanley Wang ,  Thomas H. Lee

发明人： Stanley Wang ,  Thomas H. Lee

IPC分类号： H03L7/00

CPC分类号： H03L7/199 ,  H03L7/0891 ,  H03L7/10

摘要： A frequency synthesizer (50, 70) including an edge-detection circuit (51, 60) for disabling elements of the frequency synthesizer (50, 70) prior to start-up. The edge-detection circuit detects a transition edge of a reference-clock signal (ref_clk) of the frequency synthesizer (50, 70) and enables elements of the frequency synthesizer (50, 70) upon the detection of the transition edge.

摘要翻译： 一种频率合成器（50,70），包括用于在启动之前禁用频率合成器（50,70）的元件的边缘检测电路（51,60）。 边缘检测电路检测频率合成器（50,70）的参考时钟信号（ref_clk）的过渡沿，并且在检测到过渡边缘时使能频率合成器（50,70）的元件。

公开(公告)号：US20080278244A1

公开(公告)日：2008-11-13

申请号：US11801218

申请日：2007-05-08

申请人： Stanley Wang ,  Thomas H. Lee

发明人： Stanley Wang ,  Thomas H. Lee

IPC分类号： H03L7/08

CPC分类号： H03L7/113 ,  H03L7/099 ,  H03L7/18

摘要： A calibration circuit (17) for calibrating a frequency synthesizer (10) having a voltage-controlled oscillator (VCO) (15) with a plurality of switched-capacitor arrays (CA1-CAn). The calibration circuit (17) counts a predetermined number of periods of the reference-clock signal (ref_clk) and divide-clock signal (div_clk) of the frequency synthesizer using a fast clock signal (fastclk). The fast-clock signal (fastclk) has a frequency greater than either the reference-clock signal (ref_clk) or the divide-clock signal (div_clk), enabling significantly faster calibration of the frequency synthesizer (10) than would be possible using the reference-clock signal (ref_clk). The calibration circuit (17) compares the count of the periods of the reference-clock signal (ref_clk) and the divide-clock signal (div_clk) and varies the tank signal of the VCO (VCO_tank_setting) until the count of the periods is substantially equal.

摘要翻译： 一种用于校准具有多个开关电容阵列（CA 1 -CAn）的具有压控振荡器（VCO）（15）的频率合成器（10）的校准电路（17）。 校准电路（17）使用快速时钟信号（fastclk）计数频率合成器的基准时钟信号（ref_clk）和分频时钟信号（div_clk）的预定数量的周期。 快速时钟信号（fastclk）的频率大于参考时钟信号（ref_clk）或分频时钟信号（div_clk），能够使频率合成器（10）的校准能够比使用参考时钟信号 时钟信号（ref_clk）。 校准电路（17）比较参考时钟信号（ref_clk）和分频时钟信号（div_clk）的周期的计数，并改变VCO的VCO信号（VCO_tank_setting），直到周期的计数基本相等 。

公开(公告)号：US07474159B2

公开(公告)日：2009-01-06

申请号：US11801218

申请日：2007-05-08

申请人： Stanley Wang ,  Thomas H. Lee

发明人： Stanley Wang ,  Thomas H. Lee

IPC分类号： H03L7/00

CPC分类号： H03L7/113 ,  H03L7/099 ,  H03L7/18

摘要： A calibration circuit (17) for calibrating a frequency synthesizer (10) having a voltage-controlled oscillator (VCO) (15) with a plurality of switched-capacitor arrays (CA1-CAn). The calibration circuit (17) counts a predetermined number of periods of the reference-clock signal (ref_clk) and divide-clock signal (div_clk) of the frequency synthesizer using a fast clock signal (fastclk). The fast-clock signal (fastclk) has a frequency greater than either the reference-clock signal (ref_clk) or the divide-clock signal (div_clk), enabling significantly faster calibration of the frequency synthesizer (10) than would be possible using the reference-clock signal (ref_clk). The calibration circuit (17) compares the count of the periods of the reference-clock signal (ref_clk) and the divide-clock signal (div_clk) and varies the tank signal of the VCO (VCO_tank_setting) until the count of the periods is substantially equal.

摘要翻译： 一种用于校准具有多个开关电容阵列（CA1-CAn）的具有压控振荡器（VCO）（15）的频率合成器（10）的校准电路（17）。 校准电路（17）使用快速时钟信号（fastclk）计数频率合成器的基准时钟信号（ref_clk）和分频时钟信号（div_clk）的预定数量的周期。 快速时钟信号（fastclk）的频率大于参考时钟信号（ref_clk）或分频时钟信号（div_clk），能够使频率合成器（10）的校准能够比使用参考时钟信号 时钟信号（ref_clk）。 校准电路（17）比较参考时钟信号（ref_clk）和分频时钟信号（div_clk）的周期的计数，并改变VCO的VCO信号（VCO_tank_setting），直到周期的计数基本相等 。

公开(公告)号：US20080278243A1

公开(公告)日：2008-11-13

申请号：US11801199

申请日：2007-05-08

申请人： Stanley Wang ,  Thomas H. Lee

发明人： Stanley Wang ,  Thomas H. Lee

IPC分类号： H03L7/18

CPC分类号： H03L7/199 ,  H03L7/0891 ,  H03L7/10

摘要： A frequency synthesizer (50, 70) including an edge-detection circuit (51, 60) for disabling elements of the frequency synthesizer (50, 70) prior to start-up. The edge-detection circuit detects a transition edge of a reference-clock signal (ref_clk) of the frequency synthesizer (50, 70) and enables elements of the frequency synthesizer (50, 70) upon the detection of the transition edge.

摘要翻译： 一种频率合成器（50,70），包括用于在启动之前禁用频率合成器（50,70）的元件的边缘检测电路（51,60）。 边缘检测电路检测频率合成器（50,70）的参考时钟信号（ref_clk）的过渡沿，并且在检测到过渡边缘时使能频率合成器（50,70）的元件。

公开(公告)号：US09119095B2

公开(公告)日：2015-08-25

申请号：US12886323

申请日：2010-09-20

申请人： Kenneth L. Stanwood ,  Stanley Wang ,  Robert M. Johnson

发明人： Kenneth L. Stanwood ,  Stanley Wang ,  Robert M. Johnson

IPC分类号： H04W72/04 ,  H04W28/06 ,  H04L29/06

CPC分类号： H04W72/042 ,  H04L1/0003 ,  H04L1/0042 ,  H04L5/0044 ,  H04L69/04 ,  H04L69/22 ,  H04W28/0205 ,  H04W28/0263 ,  H04W28/065 ,  H04W72/04 ,  H04W72/0446 ,  H04W76/10

摘要： A communication system and method are disclosed for transmitting packets of information in at least one first format over a communications link that utilizes packets of information in a second format. In certain embodiments, the packets of information in a first format are converted to packets of information in the second format prior to transmission via the communications link by packing and fragmenting the information in the first format in a coordinated manner. Embodiments may also utilize packing subheaders and fragmentation control bits in the packing and fragmentation processes.

摘要翻译： 公开了一种用于通过利用第二格式的信息分组的通信链路以至少一种第一格式发送信息分组的通信系统和方法。 在某些实施例中，通过以协调的方式打包和分段第一格式的信息，经由通信链路将第一格式的信息分组转换为第二格式的信息分组。 实施例还可以在打包和分段处理中利用打包分头和分段控制位。