公开(公告)号：US20080278247A1

公开(公告)日：2008-11-13

申请号：US12171277

申请日：2008-07-10

申请人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

发明人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

IPC分类号： H03B1/04

CPC分类号： H03L7/099

摘要： A calibration circuit (20, 50) and method (60) for calibrating the bias current of a VCO (10, 40) to minimize phase noise. The calibration circuit (20, 50) monitors the average voltage at the common-mode node of the VCO (10, 40) while varying the bias current over a predetermined range. The calibration circuit (20, 50) identifies the bias current associated with the minimum average common-mode voltage and utilizes this bias current for calibrating the biasing transistor of the VCO (10, 40).

公开(公告)号：US07728679B2

公开(公告)日：2010-06-01

申请号：US12171277

申请日：2008-07-10

申请人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

发明人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

IPC分类号： H03L1/00

CPC分类号： H03L7/099

摘要： A calibration circuit (20, 50) and method (60) for calibrating the bias current of a VCO (10, 40) to minimize phase noise. The calibration circuit (20, 50) monitors the average voltage at the common-mode node of the VCO (10, 40) while varying the bias current over a predetermined range. The calibration circuit (20, 50) identifies the bias current associated with the minimum average common-mode voltage and utilizes this bias current for calibrating the biasing transistor of the VCO (10, 40).

摘要翻译： 一种用于校准VCO（10,40）的偏置电流以最小化相位噪声的校准电路（20,50）和方法（60）。 校准电路（20,50）在偏置电流超过预定范围的同时监视VCO（10,40）的共模节点处的平均电压。 校准电路（20,50）识别与最小平均共模电压相关联的偏置电流，并利用该偏置电流来校准VCO（10,40）的偏置晶体管。

公开(公告)号：US20080278252A1

公开(公告)日：2008-11-13

申请号：US12171281

申请日：2008-07-10

申请人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

发明人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

IPC分类号： H03L1/00

CPC分类号： H03L7/099

摘要： A calibration circuit (20, 50) and method (60) for calibrating the bias current of a VCO (10, 40) to minimize phase noise. The calibration circuit (20, 50) monitors the average voltage at the common-mode node of the VCO (10, 40) while varying the bias current over a predetermined range. The calibration circuit (20, 50) identifies the bias current associated with the minimum average common-mode voltage and utilizes this bias current for calibrating the biasing transistor of the VCO (10, 40).

摘要翻译： 一种用于校准VCO（10,40）的偏置电流以最小化相位噪声的校准电路（20,50）和方法（60）。 校准电路（20,50）在偏置电流超过预定范围的同时监视VCO（10,40）的共模节点处的平均电压。 校准电路（20,50）识别与最小平均共模电压相关联的偏置电流，并利用该偏置电流来校准VCO（10,40）的偏置晶体管。

公开(公告)号：US07415369B1

公开(公告)日：2008-08-19

申请号：US11801185

申请日：2007-05-08

申请人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

发明人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

IPC分类号： G06F19/00

CPC分类号： H03L7/099

摘要： A calibration circuit (20, 50) and method (60) for calibrating the bias current of a VCO (10, 40) to minimize phase noise. The calibration circuit (20, 50) monitors the average voltage at the common-mode node of the VCO (10, 40) while varying the bias current over a predetermined range. The calibration circuit (20, 50) identifies the bias current associated with the minimum average common-mode voltage and utilizes this bias current for calibrating the biasing transistor of the VCO (10, 40).

摘要翻译： 一种用于校准VCO（10,40）的偏置电流以最小化相位噪声的校准电路（20,50）和方法（60）。 校准电路（20,50）在偏置电流超过预定范围的同时监视VCO（10,40）的共模节点处的平均电压。 校准电路（20,50）识别与最小平均共模电压相关联的偏置电流，并利用该偏置电流来校准VCO（10,40）的偏置晶体管。

公开(公告)号：US07603244B2

公开(公告)日：2009-10-13

申请号：US12171281

申请日：2008-07-10

申请人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

发明人： Stanley Wang ,  Bendik Kleveland ,  Thomas H. Lee

IPC分类号： G06F19/00

CPC分类号： H03L7/099

摘要： A calibration circuit (20, 50) and method (60) for calibrating the bias current of a VCO (10, 40) to minimize phase noise. The calibration circuit (20, 50) monitors the average voltage at the common-mode node of the VCO (10, 40) while varying the bias current over a predetermined range. The calibration circuit (20, 50) identifies the bias current associated with the minimum average common-mode voltage and utilizes this bias current for calibrating the biasing transistor of the VCO (10, 40).

摘要翻译： 一种用于校准VCO（10,40）的偏置电流以使相位噪声最小化的校准电路（20,50）和方法（60）。 校准电路（20,50）在偏置电流超过预定范围的同时监视VCO（10,40）的共模节点处的平均电压。 校准电路（20,50）识别与最小平均共模电压相关联的偏置电流，并利用该偏置电流来校准VCO（10,40）的偏置晶体管。

公开(公告)号：US20080169866A1

公开(公告)日：2008-07-17

申请号：US11653570

申请日：2007-01-16

申请人： Bendik Kleveland ,  Thomas H. Lee

发明人： Bendik Kleveland ,  Thomas H. Lee

IPC分类号： G05F1/10 ,  G05F3/16

CPC分类号： G05F3/30

摘要： A combined charge storage and bandgap reference is disclosed. In one embodiment, a system comprises a bandgap reference circuit; a charge storage circuit, wherein an output of the bandgap reference circuit is provided as an input to the charge storage circuit; and a control circuit in communication with the bandgap reference circuit and the charge storage circuit. The control circuit is operative to control charging of the charge storage circuit by the output of the bandgap reference circuit and control selection of one of the output of the bandgap reference circuit and an output of the charge storage circuit. Other embodiments are disclosed, and each of the embodiments can be used alone or together in combination.

摘要翻译： 公开了组合的电荷存储和带隙基准。 在一个实施例中，系统包括带隙基准电路; 电荷存储电路，其中所述带隙基准电路的输出被提供给所述电荷存储电路的输入; 以及与带隙基准电路和电荷存储电路连通的控制电路。 该控制电路用于通过带隙参考电路的输出控制电荷存储电路的充电，并控制对带隙基准电路的输出之一和电荷存储电路的输出的选择。 公开了其它实施例，并且每个实施例可以单独使用或组合使用。

公开(公告)号：US07383476B2

公开(公告)日：2008-06-03

申请号：US10774758

申请日：2004-02-09

申请人： Matthew P. Crowley ,  Luca G. Fasoli ,  Alper Ilkbahar ,  Mark G. Johnson ,  Bendik Kleveland ,  Thomas H. Lee ,  Roy E. Scheuerlein

发明人： Matthew P. Crowley ,  Luca G. Fasoli ,  Alper Ilkbahar ,  Mark G. Johnson ,  Bendik Kleveland ,  Thomas H. Lee ,  Roy E. Scheuerlein

IPC分类号： G11C29/00 ,  G11C11/00

CPC分类号： G06F11/1008 ,  G11C7/22 ,  G11C17/00

摘要： In one embodiment, a chip-level architecture is provided comprising a monolithic three-dimensional write-once memory array and at least two of the following system blocks: an Error Checking & Correction Circuit (ECC); a Checkerboard Memory Array containing sub arrays; a Write Controller; a Charge Pump; a Vread Generator; an Oscillator; a Band Gap Reference Generator; and a Page Register/Fault Memory. In another embodiment, a chip-level architecture is provided comprising a monolithic three-dimensional write-once memory array, ECC, and smart write. The monolithic three-dimensional write-once memory array comprises a first conductor, a first memory cell above the first conductor, a second conductor above the first memory cell, and a second memory cell above the second conductor, wherein the second conductor is the only conductor between the first and second memory cells.

摘要翻译： 在一个实施例中，提供了包括单片三维一次写入存储器阵列和以下系统块中的至少两个的芯片级结构：错误检查和校正电路（ECC）; 包含子数组的棋盘存储器阵列; 写控制器 电荷泵; Vread发生器; 振荡器 带隙参考发生器; 和页面寄存器/故障存储器。 在另一个实施例中，提供了包括单片三维一次写入存储器阵列ECC和智能写入的芯片级架构。 单片三维一次写入存储器阵列包括第一导体，第一导体上方的第一存储单元，第一存储单元上方的第二导体和第二导体上方的第二存储单元，其中第二导体是唯一的 第一和第二存储单元之间的导体。

公开(公告)号：US5969929A

公开(公告)日：1999-10-19

申请号：US58588

申请日：1998-04-10

申请人： Bendik Kleveland ,  Thomas H. Lee

发明人： Bendik Kleveland ,  Thomas H. Lee

IPC分类号： H01L27/04 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/02 ,  H01L27/088 ,  H02H9/04 ,  H02H3/22

CPC分类号： H01L27/0248 ,  H01L27/0251 ,  H01L2224/05554 ,  H01L2224/48227 ,  H01L2224/49175

摘要： A distributed electrostatic discharge (ESD) protection circuit for high frequency integrated circuits. A transmission line from an integrated circuit (IC) pad or package pin couples a plurality of ESD elements. The ESD elements, such as diodes, are distributed along the transmission line and coupled from the transmission line to ground or a power supply. The effective impedance of the transmission line and ESD elements is defined to match the impedance of an external line. Distributed ESD protection circuits provide a high frequency signal path that can be used well into the GHz frequency range and also provide effective ESD protection.

摘要翻译： 用于高频集成电路的分布式静电放电（ESD）保护电路。 来自集成电路（IC）焊盘或封装引脚的传输线耦合多个ESD元件。 ESD元件，例如二极管，沿着传输线分布并且从传输线耦合到地或电源。 传输线和ESD元件的有效阻抗被定义为匹配外部线路的阻抗。 分布式ESD保护电路提供可以很好地用于GHz频率范围的高频信号路径，并提供有效的ESD保护。

公开(公告)号：US20090207824A1

公开(公告)日：2009-08-20

申请号：US12390359

申请日：2009-02-20

申请人： Thomas H. Lee ,  Michael Palladino ,  Bendik Kleveland ,  Vinay Malekal

发明人： Thomas H. Lee ,  Michael Palladino ,  Bendik Kleveland ,  Vinay Malekal

IPC分类号： H04W84/02

CPC分类号： H04W88/08 ,  H04M2250/06

摘要： A wireless (such as Wi-Fi or similar) access point is included in or attached to a device, such as a cellular phone, WiMAX device, other mobile device, etc. One or more wireless units wirelessly access a communication network (and in some cases the Internet) through the wireless access point device. Additionally, such a wireless access point device can receive a transmission from a wireless tag that has been attached to an object to be monitored and can forward information from the wireless tag to a target device along with location information.

摘要翻译： 无线（例如Wi-Fi或类似的）接入点被包括在诸如蜂窝电话，WiMAX设备，其他移动设备等的设备中或附着到其上。一个或多个无线单元无线地访问通信网络 有些情况下是Internet）通过无线接入点设备。 此外，这样的无线接入点设备可以从已经附接到要监视的对象的无线标签接收传输，并且可以将信息与无线标签一起转发到目标设备以及位置信息。

公开(公告)号：US20090052099A1

公开(公告)日：2009-02-26

申请号：US11842043

申请日：2007-08-20

申请人： Yuen Hui Chee ,  Thomas H. Lee ,  Bendik Kleveland

发明人： Yuen Hui Chee ,  Thomas H. Lee ,  Bendik Kleveland

IPC分类号： H02H9/04

CPC分类号： H02H9/046 ,  H04B1/48

摘要： A hybrid circuit (42) for use with communications transceivers. The hybrid circuit (42) combines the function of an ESD protection circuit (12) with the function of a TX/RX switch (10). The input node of the hybrid circuit (42) is connecting between the source of an ESD event (60) and a device to be protected (44). The hybrid circuit (42) includes an ESD protection element (50), which is triggered by a triggering transistor (52). The gate of the triggering transistor (52) is connected to a driver (54) for turning the triggering transistor (52) on during transmission and for turning the triggering transistor (52) off during reception.

摘要翻译： 一种用于通信收发器的混合电路（42）。 混合电路（42）将ESD保护电路（12）的功能与TX / RX开关（10）的功能相结合。 混合电路（42）的输入节点在ESD事件（60）的源和被保护的设备（44）之间连接。 混合电路（42）包括由触发晶体管（52）触发的ESD保护元件（50）。 触发晶体管（52）的栅极连接到驱动器（54），用于在传输期间使触发晶体管（52）导通，并在接收期间使触发晶体管（52）关断。