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    Validating data using processor instructions
    6.
    发明授权
    Validating data using processor instructions 有权
    使用处理器指令验证数据

    公开(公告)号：US07925957B2

    公开(公告)日：2011-04-12

    申请号：US11384527

    申请日：2006-03-20

    申请人： Steven R. King ,  Frank L. Berry ,  Abhijeet Joglekar

    发明人： Steven R. King ,  Frank L. Berry ,  Abhijeet Joglekar

    IPC分类号： H03M13/00

    CPC分类号： H04L1/0057 ,  G06F11/1004 ,  H04L1/005

    摘要： In one embodiment, the present invention includes a method for determining from a data block in a buffer a number of first operands in a first portion of the buffer and a number of second operands in a second portion of the buffer. Based on these numbers, a cyclic redundancy checksum (CRC) operation may be iteratively performed on the first and second operands to obtain a checksum result. The first and second operands are of a different length, and the checksum operation may be executed using processor instructions corresponding to the different lengths. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，本发明包括一种用于从缓冲器中的数据块确定缓冲器的第一部分中的多个第一操作数和缓冲器的第二部分中的多个第二操作数的方法。 基于这些数字，可以对第一和第二操作数迭代地执行循环冗余校验和（CRC）操作，以获得校验和结果。 第一和第二操作数具有不同的长度，并且可以使用对应于不同长度的处理器指令来执行校验和操作。 描述和要求保护其他实施例。

    Techniques to determine integrity of information
    7.
    发明授权
    Techniques to determine integrity of information 失效
    确定信息完整性的技术

    公开(公告)号：US07523378B2

    公开(公告)日：2009-04-21

    申请号：US11233742

    申请日：2005-09-23

    申请人： Ronald L. Dammann ,  Steven R. King ,  Frank L. Berry

    发明人： Ronald L. Dammann ,  Steven R. King ,  Frank L. Berry

    IPC分类号： H03M13/00

    CPC分类号： H04L1/0045 ,  H04L1/0041 ,  H04L1/0061

    摘要： Techniques are described herein that may utilize capabilities of a data mover in order to determine an integrity validation value or perform an integrity checking operation. The integrity validation value determination and integrity checking operations may be controlled by descriptors or instructions. In some implementations, integrity validation value determination and the integrity checking operations may include determination of a cyclical redundancy checking (CRC) value.

    摘要翻译： 本文描述了可以利用数据移动器的能力来确定完整性验证值或执行完整性检查操作的技术。 完整性验证值确定和完整性检查操作可以由描述符或指令控制。 在一些实现中，完整性验证值确定和完整性检查操作可以包括循环冗余校验（CRC）值的确定。

    Validating data using processor instructions
    8.
    发明授权
    Validating data using processor instructions 有权
    使用处理器指令验证数据

    公开(公告)号：US08156401B2

    公开(公告)日：2012-04-10

    申请号：US13034993

    申请日：2011-02-25

    申请人： Steven R. King ,  Frank L. Berry ,  Abhijeet Joglekar

    发明人： Steven R. King ,  Frank L. Berry ,  Abhijeet Joglekar

    IPC分类号： H03M13/00

    CPC分类号： H04L1/0057 ,  G06F11/1004 ,  H04L1/005

    摘要： In one embodiment, the present invention includes a method for determining from a data block in a buffer a number of first operands in a first portion of the buffer and a number of second operands in a second portion of the buffer. Based on these numbers, a cyclic redundancy checksum (CRC) operation may be iteratively performed on the first and second operands to obtain a checksum result. The first and second operands are of a different length, and the checksum operation may be executed using processor instructions corresponding to the different lengths. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，本发明包括一种用于从缓冲器中的数据块确定缓冲器的第一部分中的多个第一操作数和缓冲器的第二部分中的多个第二操作数的方法。 基于这些数字，可以对第一和第二操作数迭代地执行循环冗余校验和（CRC）操作，以获得校验和结果。 第一和第二操作数具有不同的长度，并且可以使用对应于不同长度的处理器指令来执行校验和操作。 描述和要求保护其他实施例。

    Validating Data Using Processor Instructions
    9.
    发明申请
    Validating Data Using Processor Instructions 有权
    使用处理器说明验证数据

    公开(公告)号：US20110145679A1

    公开(公告)日：2011-06-16

    申请号：US13034993

    申请日：2011-02-25

    申请人： Steven R. King ,  Frank L. Berry ,  Abhijeet Joglekar

    发明人： Steven R. King ,  Frank L. Berry ,  Abhijeet Joglekar

    IPC分类号： H03M13/00

    CPC分类号： H04L1/0057 ,  G06F11/1004 ,  H04L1/005

    摘要： In one embodiment, the present invention includes a method for determining from a data block in a buffer a number of first operands in a first portion of the buffer and a number of second operands in a second portion of the buffer. Based on these numbers, a cyclic redundancy checksum (CRC) operation may be iteratively performed on the first and second operands to obtain a checksum result. The first and second operands are of a different length, and the checksum operation may be executed using processor instructions corresponding to the different lengths. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，本发明包括一种用于从缓冲器中的数据块确定缓冲器的第一部分中的多个第一操作数和缓冲器的第二部分中的多个第二操作数的方法。 基于这些数字，可以对第一和第二操作数迭代地执行循环冗余校验和（CRC）操作，以获得校验和结果。 第一和第二操作数具有不同的长度，并且可以使用对应于不同长度的处理器指令来执行校验和操作。 描述和要求保护其他实施例。

    Apparatus and method for enhanced channel adapter performance through implementation of a completion queue engine and address translation engine
    10.
    发明授权
    Apparatus and method for enhanced channel adapter performance through implementation of a completion queue engine and address translation engine 有权
    通过实现完成队列引擎和地址转换引擎来增强通道适配器性能的装置和方法

    公开(公告)号：US07363389B2

    公开(公告)日：2008-04-22

    申请号：US09819997

    申请日：2001-03-29

    申请人： Brian M. Collins ,  Frank L. Berry

    发明人： Brian M. Collins ,  Frank L. Berry

    IPC分类号： G06F15/16

    CPC分类号： H04L29/12018 ,  G06F12/1081 ,  H04L29/12009 ,  H04L45/742 ,  H04L61/10

    摘要： A method and apparatus for enhancing channel adapter performance that includes a host interface, a link interface, a packet processing engine, an address translation engine, and a completion queue engine. The host interface is connected to a memory by a local bus. The memory contains one or more completion queues and an event queue. The link interface is connected to a network. The packet processing engine moves data between the host interface and the link interface. The address translation engine translates a virtual address into a physical address of a translation protection table in the memory. The completion queue engine processes completion requests from the packet processing engine by writing the appropriate completion queue and/or event queue. The packet processing engine is not impacted by any address translation functionality, completion queue accesses, or event queue accesses thereby significantly enhancing the performance of a channel adapter.

    摘要翻译： 一种用于增强信道适配器性能的方法和装置，其包括主机接口，链路接口，分组处理引擎，地址转换引擎和完成队列引擎。 主机接口通过本地总线连接到存储器。 内存包含一个或多个完成队列和事件队列。 链路接口连接到网络。 数据包处理引擎在主机接口和链路接口之间移动数据。 地址转换引擎将虚拟地址转换为存储器中的翻译保护表的物理地址。 完成队列引擎通过写入适当的完成队列和/或事件队列来处理来自分组处理引擎的完成请求。 数据包处理引擎不受任何地址转换功能，完成队列访问或事件队列访问的影响，从而显着提高通道适配器的性能。