公开(公告)号：US20110235453A1

公开(公告)日：2011-09-29

申请号：US12815899

申请日：2010-06-15

申请人： Sung-Soo CHI ,  Ki-Chang Kwean

发明人： Sung-Soo CHI ,  Ki-Chang Kwean

IPC分类号： G11C17/16 ,  H01H37/76

CPC分类号： G11C29/785 ,  G11C17/16

摘要： A fuse circuit includes a fuse driving unit, a separation/connection unit, a voltage equalization unit, and a latching unit. The fuse driving unit is configured to drive an output terminal in response to a fuse reset signal, depending on data programmed in a fuse. The separation/connection unit is disposed between the fuse and the output terminal and configured to separate or connect the fuse from or to the output terminal in response to a control signal. The voltage equalization unit is configured to equalize both ends of the fuse to the same voltage in response to the control signal. The latching unit is configured to latch and output the output terminal driven by the fuse driving unit.

摘要翻译： 保险丝电路包括保险丝驱动单元，分离/连接单元，电压均衡单元和锁存单元。 保险丝驱动单元被配置为根据熔丝复位信号来驱动输出端子，这取决于在保险丝中编程的数据。 分离/连接单元设置在熔丝和输出端之间，并且被配置为响应于控制信号将熔丝与输出端分离或连接到输出端。 电压均衡单元被配置为响应于控制信号将熔丝的两端均衡到相同的电压。 闩锁单元被配置为锁存并输出由保险丝驱动单元驱动的输出端子。

公开(公告)号：US08274321B2

公开(公告)日：2012-09-25

申请号：US12956368

申请日：2010-11-30

申请人： Sung-Soo Chi ,  Ki-Chang Kwean ,  Woo-Young Lee

发明人： Sung-Soo Chi ,  Ki-Chang Kwean ,  Woo-Young Lee

IPC分类号： G11C17/16 ,  H01H85/00

CPC分类号： G11C29/785

摘要： A fuse circuit includes a control signal generation unit configured to generate a control signal that is enabled after a moment when a power-up signal is enabled, a potential control unit configured to control potentials of both ends of a fuse in response to the control signal, and a fuse output unit configured to be initialized in response to the power-up signal and output a fuse signal in response to whether the fuse is cut or not.

摘要翻译： 熔丝电路包括：控制信号生成单元，被配置为产生在上电信号使能之后启用的控制信号;电位控制单元，被配置为响应于控制信号控制熔丝的两端的电位 以及保险丝输出单元，其被配置为响应于所述上电信号被初始化，并且响应于所述熔丝是否被切断而输出熔丝信号。

公开(公告)号：US20110141830A1

公开(公告)日：2011-06-16

申请号：US12648574

申请日：2009-12-29

申请人： Sung-Soo CHI ,  Ki-Chang Kwean

发明人： Sung-Soo CHI ,  Ki-Chang Kwean

IPC分类号： G11C7/00 ,  G11C5/14 ,  G11C7/02

CPC分类号： G11C7/1072 ,  G11C7/065 ,  G11C7/08 ,  G11C7/1066 ,  G11C11/4091 ,  G11C11/4094

摘要： A semiconductor memory device includes a sense amplifier configured to sense and amplify data loaded into a bit line pair, a power line equalize signal generation unit configured to generate a power line equalize signal which is activated until the bit line sense amplifier is enabled after a bit line equalize signal is deactivated, a power line equalizing unit configured to supply a precharge voltage to a pull-up power line and a pull-down power line of the bit line sense amplifier when the power line equalize signal is activated, a pull-up driving unit configured to drive the pull-up power line of the bit line sense amplifier to a pull-up voltage, and a pull-down driving unit configured to drive the pull-down power line of the bit line sense amplifier to a pull-down voltage.

摘要翻译： 半导体存储器件包括：读出放大器，被配置为感测和放大加载到位线对中的数据;电源线均衡信号生成单元，被配置为产生电源线均衡信号，该信号被激活，直到位线读出放大器在位 线路均衡信号被去激活，当电源线均衡信号被激活时，电源线均衡单元被配置为向位线读出放大器的上拉电源线和下拉电源线提供预充电电压，上拉 驱动单元，被配置为将位线读出放大器的上拉电源线驱动为上拉电压;以及下拉驱动单元，被配置为将位线读出放大器的下拉电力线驱动到上拉电压， 降压。

公开(公告)号：US20110158012A1

公开(公告)日：2011-06-30

申请号：US12649855

申请日：2009-12-30

申请人： Kwi-Dong KIM ,  Ki-Chang Kwean

发明人： Kwi-Dong KIM ,  Ki-Chang Kwean

IPC分类号： G11C29/00 ,  G11C8/00 ,  G11C17/16

CPC分类号： G11C17/16 ,  G11C17/18

摘要： A semiconductor memory device includes a first bank including a plurality of cell matrices a second bank including a plurality of cell matrices and a shared-fuse set, which is shared by the first and second banks, configured to output a defect indication signal when the first bank or the second bank is enabled and a defective cell matrix is included in the enabled bank.

摘要翻译： 一种半导体存储器件，包括：第一存储体，包括多个单元阵列，包括由第一和第二存储体共享的多个单元阵列和共享熔丝组的第二存储体，被配置为当第一和第二存储体中的第一存储单元输出缺陷指示信号时， 银行或第二银行被启用，并且有缺陷的单元矩阵被包括在启用银行中。

公开(公告)号：US07428183B2

公开(公告)日：2008-09-23

申请号：US11589094

申请日：2006-10-30

申请人： Seung-Wook Kwack ,  Ki-Chang Kwean

发明人： Seung-Wook Kwack ,  Ki-Chang Kwean

IPC分类号： G11C8/00

CPC分类号： H03L7/0812 ,  G11C7/1072 ,  G11C7/222 ,  G11C2207/2227 ,  H03L7/095

摘要： A semiconductor memory device capable of reducing power consumption by employing a DLL drive controller. The semiconductor memory device includes: an idle state detector for detecting an idle state that all banks are precharged; a delay locked loop (DLL) for synchronizing an internal clock with an external clock; and a DLL drive controller for controlling the delay locked loop in response to an idle state detection signal outputted from the idle state detector and a delay locked signal outputted from the DLL.

摘要翻译： 一种能够通过使用DLL驱动控制器来降低功耗的半导体存储器件。 半导体存储器件包括：空闲状态检测器，用于检测所有存储体被预充​​电的空闲状态; 用于使内部时钟与外部时钟同步的延迟锁定环（DLL）; 以及DLL驱动控制器，用于响应于从空闲状态检测器输出的空闲状态检测信号和从DLL输出的延迟锁定信号来控制延迟锁定环路。

公开(公告)号：US07139210B2

公开(公告)日：2006-11-21

申请号：US11002579

申请日：2004-12-03

申请人： Seung-Wook Kwack ,  Ki-Chang Kwean

发明人： Seung-Wook Kwack ,  Ki-Chang Kwean

IPC分类号： G11C5/14

CPC分类号： H03L7/0812 ,  G11C7/1072 ,  G11C7/222 ,  G11C2207/2227 ,  H03L7/095

摘要： A semiconductor memory device capable of reducing power consumption by employing a DLL drive controller. The semiconductor memory device includes: an idle state detector for detecting an idle state that all banks are precharged; a delay locked loop (DLL) for synchronizing an internal clock with an external clock; and a DLL drive controller for controlling the delay locked loop in response to an idle state detection signal outputted from the idle state detector and a delay locked signal outputted from the DLL.

摘要翻译： 一种能够通过使用DLL驱动控制器来降低功耗的半导体存储器件。 半导体存储器件包括：空闲状态检测器，用于检测所有存储体被预充​​电的空闲状态; 用于使内部时钟与外部时钟同步的延迟锁定环（DLL）; 以及DLL驱动控制器，用于响应于从空闲状态检测器输出的空闲状态检测信号和从DLL输出的延迟锁定信号来控制延迟锁定环路。

公开(公告)号：US20060221749A1

公开(公告)日：2006-10-05

申请号：US11322299

申请日：2005-12-29

申请人： Ki-Chang Kwean

发明人： Ki-Chang Kwean

IPC分类号： G11C5/14

CPC分类号： G11C5/147

摘要： There is an internal voltage generating circuit for stably generating a core voltage of the semiconductor memory device under a low voltage circumstances. The internal voltage generating circuit includes a core voltage driving unit for generating a core voltage after a power is applied; and a low voltage mode driving unit for generating the core voltage when a level of a source voltage is lower than a target level of the core voltage, by detecting the level of the source voltage.

摘要翻译： 存在用于在低电压环境下稳定地产生半导体存储器件的核心电压的内部电压产生电路。 内部电压产生电路包括用于在施加电力之后产生核心电压的核心电压驱动单元; 以及低电压模式驱动单元，用于通过检测源极电压的电平来在源极电压的电平低于核心电压的目标电平时产生核心电压。

公开(公告)号：US08634265B2

公开(公告)日：2014-01-21

申请号：US12814702

申请日：2010-06-14

申请人： Kwi-Dong Kim ,  Ki-Chang Kwean

发明人： Kwi-Dong Kim ,  Ki-Chang Kwean

IPC分类号： G11C17/18

CPC分类号： G11C16/16 ,  G11C16/18

摘要： A semiconductor memory device including an information storage unit comprising a fuse configured to store information, a control unit configured to control a node of a blown fuse to become a floating state in response to a control pulse signal, and an output unit configured to output the information.

摘要翻译： 一种半导体存储器件，包括：信息存储单元，包括被配置为存储信息的熔丝;控制单元，被配置为响应于控制脉冲信号控制熔断熔丝的节点变为浮置状态;以及输出单元， 信息。

公开(公告)号：US20120284470A1

公开(公告)日：2012-11-08

申请号：US13548117

申请日：2012-07-12

申请人： Ji-Hyae Bae ,  Sang-Sik Yoon ,  Ki-Chang Kwean

发明人： Ji-Hyae Bae ,  Sang-Sik Yoon ,  Ki-Chang Kwean

IPC分类号： G06F12/00 ,  G06F12/02

CPC分类号： G06F13/4243 ,  G11C29/08 ,  G11C29/10 ,  G11C29/12015

摘要： Semiconductor memory device with high-speed data transmission capability, system having the same includes a plurality of address input circuits and a plurality of data output circuits and a training driver configured to distribute address information input through the plurality of address input circuits together with a data loading signal for a read training, and generate data training patterns to be output through the plurality of data output circuits.

摘要翻译： 具有高速数据传输能力的半导体存储器件，具有相同的半导体存储器件包括多个地址输入电路和多个数据输出电路，以及训练驱动器，被配置为将通过多个地址输入电路输入的地址信息与数据 加载用于读取训练的信号，并且生成要通过多个数据输出电路输出的数据训练模式。

公开(公告)号：US20100254200A1

公开(公告)日：2010-10-07

申请号：US12816040

申请日：2010-06-15

申请人： Sun-Suk Yang ,  Ki-Chang Kwean

发明人： Sun-Suk Yang ,  Ki-Chang Kwean

IPC分类号： G11C7/10

CPC分类号： G11C7/1078 ,  G11C7/109 ,  G11C11/406 ,  G11C11/40611 ,  G11C2211/4061

摘要： Buffer control circuit of memory device having a buffer control circuit of a memory device comprises an auto-refresh buffer controller configured to detect a data training operation in an auto-refresh mode and a controller configured to enable an input buffer in response to an enable signal generated in the data training operation by the auto-refresh buffer controller.

摘要翻译： 具有存储器件的缓冲器控制电路的存储器件的缓冲器控制电路包括：自动刷新缓冲器控制器，被配置为检测自动刷新模式下的数据训练操作;以及控制器，被配置为响应于使能信号使能输入缓冲器 在自动刷新缓冲控制器的数据训练操作中产生。